高速数字PCB板的信号完整性仿真与验证

高密度PCB(printed circuit board)设计中,高速时钟信号的信号完整性设计面临越来越大的挑战。针对该问题,文章研究了传输线的特性阻抗及其对信号传输延时的影响,利用Cadence的信号完整性分析软件Allegro PCB SI,对一款基于ARM的嵌入式运动控制平台的时钟信号存在的信号完整性(signal integrity,SI)问题进行了再现仿真,重点分析了信号反射与串扰现象及其产生原因,提出了减小时钟信号串扰和反射的措施;结合阻抗匹配原则,以嵌入式运动控制平台的SDRAM和USB时钟信号为例,利用Allegro PCB SI对并行端接、串行端接、改变线间距等方法进行了试验,试验结果表明,端接匹配的方法能有效地减小时钟信号的反射和串扰现象。