排序方式: 共有34条查询结果,搜索用时 31 毫秒
1.
提出了一种基于协处理器的媒介访问控制(MAC)体系结构.将不同MAC协议的信道争用机制映射为协处理器内部的软件程序.其特点是兼容IEEE802.15.4协议,利用可编程协处理器增强MAC的可重用性,能支持自适应睡眠媒介访问挖制(S-MAC)、超时媒介访问控制(T-MAC)等无线传感器网络MAC协议.阐述了基于协处理器实现避免冲突的载波侦听多路访问(CSMA-CA)算法、S-MAC和T-MAC协议的方法.并在此基础上分析了CSMA-CA算法的软件时延.在现场可编程门阵列(FPGA)上实现整个MAC,实际测试结果表明:该MAC支持多协议,数据传输速率达20~250 Kbit/s,适应IEEE802.15.4协议要求.面积仅为30 567个等效门. 相似文献
2.
设计了一种采用阶段控制技术实现的软启动电路,该电路消除了软启动过程中出现的浪涌电流,同时避免了传统软启动电路在软启动结束时出现的过冲现象.该电路可以完全集成在DC/DC开关电源管理芯片中,避免额外电容而占用过多面积和增加功耗.通过Hspice电路仿真,对于输入电压为5 V,输出电压为2.5 V的Buck型开关电源系统,利用该软启动电路,输出电压近似以1.9 mV/μs速度平稳上升,同时电感电流在第一阶段控制在5 A以内,第二阶段近似以3.75 mA/μs平稳上升,符合设计指标. 相似文献
3.
为提高椭圆曲线加密运算的速度,提出了一种多项式基表示的GF(2m)域高效标量乘加速器结构.该结构对面积和性能进行了合理的权衡,采用点加、倍点模块并行运算以提高速度;为了减少面积采用并行和串行相结合的方法对点加和倍点模块进行优化,初始化和最后的坐标变换求逆模块通过优化分解成一系列乘和加运算,合并在一个模块中用串行结构实现.采用Xilinx公司的VirtexE XCV2600 FPGA硬件实现结果表明,完成有限域GF(2163)上任意椭圆曲线上的一次标量乘的全部运算时间消耗为36.5μs,适合高性能椭圆曲线加密应用的要求. 相似文献
4.
交互式VOD系统差速同步控制策略 总被引:1,自引:0,他引:1
针对视频点播的业务特性,提出一种新的基于多点广播的视频显示差速同步控制策略,并给出基本的实现算法,它综合了VOD的交互性(异步启动和VCR控制),QoS、系统资源和网络带宽等因素,该方法可以有效地降低等待延时,自动调节系统并发流的数目,从而提高系统资源和网络带宽利用率,算分析和模拟实验说明了该方法的可行性和有效性。 相似文献
5.
设计了一种结构特殊的迟滞比较器.电路为单端输入,翻转电压以及迟滞电压均由电路内部产生,通过对电路内部的参数调节即可改变翻转电压和迟滞电压的具体值.电路自身具有一个结构简单的电流源产生电路,不需要从外界获取偏置电压、仅由电源供电,因此有很强的独立性.通过0.6 μm CMOS工艺来实现,HSpice仿真结果表明:在3 V的工作电压下翻转电平可设置在100~240 mV之间,迟滞电压能精确到5 mV,瞬态响应时间小于1 μs. 相似文献
6.
研究了高级加密标准(AES)中不同结构S盒实现的面积、功耗与安全性因素,为资源受限和安全性要求高的嵌入式加密应用场合提供了设计参考依据.基于仿真工具和0.25 μm,1.8 V工艺库,完成了包括查找表(LUT)、有限域分解(GF(24))、译码交错编码(DSE)等在内的5种S盒结构设计.基于功耗分析攻击,引入了S盒的功耗比率-相关系数积作为安全性指标.仿真结果表明GF结构S盒具有面积小、安全性高等特点,而DSE结构S盒具有极低功耗特性. 相似文献
7.
为解决车联网中因电子系统遭受攻击而导致功能故障或经济损失的风险逐渐增高的问题,分析了车联网系统中的车载终端T-BOX(车载智能通信主机),并利用其与CAN(控制器局域网络)总线间的通信对车辆进行重放攻击,证明了利用车载T-BOX攻破智能网联汽车的可能性.基于美国汽车工程师协会(SAE)发布的SAE J3061汽车信息安全指南,提出了一套针对车载T-BOX产品的概念阶段信息安全策略,用以在产品设计前期发现潜在威胁,制定完善的预防及应对体系,并为后续开发过程提供更优的系统化工程方案. 相似文献
8.
从LCD(液晶显示器)显示系统中定标器的输入视频信号和定标器工作参数入手,分析和确定需要测量的输入控制信号极性、输入信号周期特性和输入信号有效区域特性等参数.提出用计数器标定各输入信号间时序关系的测量构思和原理,实现输入格式测量的目的.在实现测量的过程中,设置寄存器保存各标定时刻点计数器的值,根据各时刻点的对应关系得到测量结果.该设计可以快速准确地测量输入信号格式,满足定标器稳定工作的需要. 相似文献
9.
设计了基于现场可编程门阵列(FPGA)的快速、准确且可扩展的自动化闪存测试平台,测试平台由主机图形用户界面(GUI)、FPGA控制器和NAND闪存子板组成,通过更换测试座可以适配不同封装和不同类型的NAND闪存芯片,一个FPGA控制器可同时完成8块闪存芯片测试.实验结果表明:当编程/擦除(P/E)操作重复100次时,16 MiB的多层单元闪存(MLC)块测试时间为146 s,8个闪存芯片块的测试时间为188 s.对于常见的闪存芯片,1 d内可完成一个闪存块的耐力测试.原始错误比特数、擦除时间和编程时间随着闪存寿命有规律地变化,读取时间与闪存寿命无明显关系.测试结果符合闪存原理特性,表明测试平台快速有效且并行性高. 相似文献
10.
基于改进Bayer抖动算法的图像色彩增强技术 总被引:3,自引:1,他引:3
针对静态的Bayer抖动算法会产生块状效应的缺陷,提出了随时间变换抖动矩阵的动态Bayer抖动算法.该改进算法主要根据人眼的视觉特性,对每帧视频图像套用轮换的Bayer抖动矩阵模板,通过多帧图像叠加,消除块状效应.用Verilog HDL对改进的抖动算法进行行为级描述,该图像抖动模块设计可支持1~4 bit抖动,通过仿真和综合,用FPGA进行了硬件实现.验证结果表明该动态抖动算法易于硬件实现,适用于动态图像的实时处理,并且在保持静态抖动算法优点的基础上,有效消除了块状效应. 相似文献