并行加法器的研究与设计

首先介绍了常用并行加法器的设计方法,并在此基础上采用带进位强度的跳跃进位算法,通过逻辑综合和布局布线设计出了一个加法器。分析和比较表明,该加法器不仅速度快于超前进位加法器,而且面积和功耗均小于超前进位加法器。     

郭锡良《古代汉语》注释商榷

本文列举了郭锡良先生主编的《古代汉语》“文选”中的12处注释，并对之进行了分析。指出了其不要之处，以请教于方家。     

基于FPGA的流水线珠算加法器设计

在图像处理、数字信号处理等领域需要用到大量加法运算,加法器运算性能对整个系统影响重大。根据操作模型原理,采用珠算算法设计了一个流水结构的并行高速硬件加法器,并在Xilinx Virtex-II的FPGA上实现了设计方案。在FPGA上集成8个处理单元完成并行计算,处理单元运用流水线结构,提高运算频率,并采用数据调度模块解决流水线上“数据相关”问题。仿真结果表明,32位珠算加法器平均运算仅需0.712ns,其速度是32位串行加法器的8.771倍,是32位并行加法器的1.588倍。这对于进一步优化实现硬件乘法器,甚至最终实现硬件除法器提供了研究空间。     

基于FPGA的高速、高阶FIR滤波器设计

基于FPGA的查找表LUT结构,提出了一种改进DA算法,在时域实现高速、高阶FIR滤波器,以满足雷达数字脉冲压缩的需要,并在Xilinx公司的VertexIIFPGA上进行了试验验证。     

32位快速乘法器的设计

高性能乘法器是现代微处理器中的重要部件,乘法器完成一次乘法操作的周期基本上决定了微处理器的主频。传统的乘法器的设计,在最终的乘积项求和时,常采用阵列相加或叠代相加的方法,不适用中小规模的微处理器的设计。该文提出的32位乘法器,采用了Booth编码、4-2压缩器、Wallace树算法以及超前进位加法器等多种算法和技术,在节约面积的同时,获得了高速度的性能。     

一种参数可配置的SRRC滤波器的结构设计及其代码的自动生成方法

提出了平方根升余弦(SRRC)滤波器的一种直接型对称折叠和流水线加法树的规整结构.鉴于这种结构的规则特性,提出了一种对滤波器的阶数、滤波器系数精度以及输入输出数据宽度进行配置的代码自动生成方法,采用该方法可以方便快捷地实现可应用于不同系统中的相同结构、不同阶数、精度的SRRC滤波器.采用该结构,一个257阶的SRRC滤波器,只消耗86 315门,即可达到168.9 MHz的工作频率,具有很好的速率面积比.     

对女生开设排球专选课的探讨

根据学生的特长、爱好、兴起,在大学二年开设女生排球专选课是可行的。经过几项指标的测定对比与分析表明,学生经过一年体育普修和一年的大学生活,各方面都比较稳定,有规律,身体素质比高考前提高很多;学生对接受体育教育在认识上有提高。由于专选学习时数的增加,练习次数的增多,无论在学习专业技术、战术和专项知识,还是在组织能力的培养及身体素质等方面,都能取得较好的效果。     

北草蜥选择体温的进化保守性

在具连续温度梯度（范围 １８～６０℃）的实验缸内测定北草蜥（Ｔａｋｙｄｒｏｍｕｓ ｓｅｐｔｅｎｔｒｉｏｎａｌｉｓ）的选择体温,实验动物来自浙江北麂岛、丽水和安徽滁洲．我们希望通过测定北草蜥选择体温的性别、地理和昼夜差异等来验证北草蜥选择体温在进化上是否具保守性．本实验结果显示来自浙江和安徽三个种群的北草蜥选择体温不存在明显的性别、地理和昼夜差异,因此,我们倾向于北草蜥选择体温具进化保守性的观点．     

基于流水线的复数阵列加法器的设计与实现

复数加法运算复杂,用硬件实现复数加法,需要使用数目众多的加法器,占用大量的面积。通过分析复数加法的运算过程,将计算过程流水化,对各加法器进行有效的复用,设计了一个阵列加法器的电路结构实现其功能,并将其用Verilog硬件设计语言描述后,在Modelsim6.0中完成了功能验证,在SyplifyPro7.0中完成了电路综合,并采用ISE7.1完成了布局布线。功能验证、电路综合及布局布线的结果表明设计正确,实现了复数加法运算,时序性能好,耗用资源少。     

双字节Booth乘法器的优化设计

在分析改进Booth算法双字节(16bit)乘法器的基础上,提出一种并行的乘法器结构,并且在最后的快速进位链中运用了新的设计,提高了乘法器的速度,相对于传统的结构减少了一位全加器的数量,达到减小电路规模和芯片面积,降低乘法器功耗的目的。