HDTV中的解映射与量化

在认真分析欧洲数字视频地面广播(DVB-T)系统的COFDM(编码的正交频分复用)调制方案基础上，深入研究了HDTV(高清晰度数字电视)技术中解映射与量化的基本原理，通过Matlab和Quartus仿真，提出一种新的、适合于COFDM传输系统的、基于FPGA(现场可编程门阵列)的解映射与量化电路设计方案，利用Altera公司生产的APEX^TM20系列芯片完成了相应的硬件电路，经国家高清电视总体组HDTV样机调试证明，这种方案简单易行、节省资源且性能优良。     

基于PSoC的数字温度传感器控制系统

PSoC微处理器是Cypress公司推出的一种现场可编程片上系统。片内备有模拟和数字模块,用户可根据开发需要随意调用模块,实现混合信号阵列的动态配置。本文简单介绍了PSoC（Programmable System On—Chip）的主要功能及其实现结构,以及内部温度传感模块FlashTemp的结构和工作原理,然后详细阐述了系统的硬件电路结构和完成相关功能的软件设计方案。     

SoPC光纤通道控制器IP核的仿真验证

通过片上可编程系统(SoPC)设计方法构建光纤通道(FC)控制器,详细分析了硬件设计的功能模块图.FC控制器硬件集成了NIOS II处理器、DDR SDRAM控制器、flash控制器、定时器、串口和带Avalon接口的光纤通道接口逻辑,通过Avalon交换总线进行互连.采用自底向上的方法,分别从功能模块级、知识产权(IP)核级和系统级给出了FC控制器的仿真验证框架,并用Altera公司的Stratix GX系列现场可编程逻辑门电路(FPGA)进行了上板调试.验证结果表明,提出的仿真验证方案正确可行,能较好地完成验证任务.     

HEVC帧内率失真优化预测模式的并行流水线硬件设计

近年来，随着人们对视频数据需求的不断增加，视频的分辨率和帧率也在不断地提高，而实时视频序列的压缩编码速度往往受到帧率和分辨率的影响，分辨率和帧率越大，编码所需要的时间越长。为了实现更高分辨率和更高帧率的视频序列实时压缩编码，文中设计了一种新的帧内率失真优化预测模式的并行流水线硬件架构，该架构支持最大64×64编码树单元的帧内预测编码。首先设计了9路预测模式并行方案；然后，按照Z型扫描顺序实现以4×4块为基本处理单元的流水线硬件架构，并复用32×32预测单元的预测数据，用以代替64×64预测单元的预测数据，减少运算量；最后，基于该流水线架构，提出了一种新的哈达玛变换电路，用以实现高效的流水线处理。实验结果表明：在Altera Arria 10系列的现场可编程门阵列上，该9路模式并行架构仅占用75 kb的查找表和55 kb的寄存器资源，主频可以达到207 MHz，完成一个64×64编码树单元的预测仅需要4 096个时钟周期，最大能够支持1 080 P分辨率99 f/s全I帧的实时编码；与已有设计方案相比，文中方案能够用更小的电路面积实现更高帧率的1 080 P实时视频编码。     

培养罐通用微机智能监控及信息管理系统的研制

介绍了培养罐，发酵罐通用微机智能监控及信息管理系统实现的主要功能，系统的硬件配置和软件实现方法，给出了培养罐结构模型及生物制品生产的一般过程。