浅谈普通高校武术套路运动员的智力训练

针对普通高校武术套路运动员没有武术基础的特点,提出在教学训练中充分利用大学生的智力水平,加强运动员注意力、记忆力、想象力等方面的智力训练,提高运动员的认识能力和吸收能力,提高武术项目的理论知识,并促进知识在训练中掌握和应用。     

电子辐照CuZnAl形状记忆合金马氏体稳定化的研究

用能量 1.7MeV不同注量的电子辐照CuZnAl形状记忆合金样品 ,通过循环水冷的方法 ,将辐照控制在马氏体相进行 .实验结果表明 ,样品被辐照处理后 ,其马氏体相变温度和相变滞后 ,以及相变特征温度T0 都随辐照注量的增大而升高 ;当辐照注量在 6 .30× 10 2 0 m- 2 ～ 1.89×10 2 1m- 2 时 ,其相变温度变化渐趋平缓 .作者认为 ,这是由于电子辐照产生的点缺陷造成了马氏体相点阵畸变 ,从而诱生了马氏体稳定化     

铁基形状记忆合金及其记忆效应

论述了铁基形状记忆合金的研究进展和记忆效应,对六种铁基记忆合金的特性作了简介。提出了尚待解决的问题和对今后发展的看法。     

精简指令系统计算机(RISC)的存储体系

ＲＩＳＣ的性能与存储器系统的结构有紧密关系。文中分析了Ｃａｃｈｅ和主存储器对 Ｃｐｉ（每条指令的周期教）的影响。描述了基于 ＭＩＰＳ， ＳＰＡＲＣ， Ｍ８８０００等ＲＩＳＣ芯片的存储体系以及存储器结构与计算机性能的关系。讨论了哈佛结构、虚拟Ｃａｃｈｅ、物理 Ｃａｃｈｅ、 数据 Ｃａｃｈｅ的“写通”和“写回”方式等。最后介绍了作者所在单位设计的存储器系统的主要特点。     

多处理机系统性能的若干研究

该文分析了在总线数小于min(存贮器模块数目,处理机数目)的情况下,多总线多处理机系统的有效存贮器带宽性能。提出有效存贮器带宽的概率模型,对结果进行分析、仿真与其它模型结果进行比较。     

热处理对CuAlNiMnTi形状记忆合金相变滞后的影响

用电阻法、金相分析、电镜分析及Ｘ射线衍射等研究了热处理对ＣｕＡｌ－ＮｉＭｎＴｉ形状记忆合金相变滞后（Ａｆ—Ｍｓ）的影响．研究结果表明：淬火合金时效处理时，相变点急剧下降，时效初期相变滞后明显增大，后趋于稳定．淬火合金６００℃中温处理时，相变点下降，相变量减小．而热弹性马氏体相变类型则从Ｉ型转变到Ⅱ型，然后再转变到Ｉ型；伴随着热弹性马氏体相变类型的变化，相变滞后开始降低，然后增加．这是因为时效处理时析出ＮｉＡｌ基相，中温处理时析出ａ相所致．     

旋转体波动方程时域有限差分法

为仿真电磁波与旋转体的相互作用,通过把电磁场的6个分量作傅里叶展开,把三维波动方程简化至二维,并用时域有限差分法(FDTD)基本原理求解二维波动方程,实现了旋转体波动方程时域有限差分法(BOR WE FDTD)。相对于旋转体时域有限差分法(BORFDTD),BOR WE FDTD具有节约内存和机时、程序简单等优势。通过模拟介质球对简谐波的散射,并把结果和理论结果、BORFDTD结果作对比,证实了BORWEFDTD的有效性。     

Stability analysis of BAM neural networks with time-varying delays

Some new criteria for the global asymptotic stability of the equilibrium point for the bi-directional associative memory neural networks with time varying delays are presented. The obtained results present the structure of linear matrix inequality which can be solved efficiently. The comparison with some previously reported results in the literature demonstrates that the results in this paper provide one more set of criteria for determining the stability of the bi-directional associative memory neural networks with delays.     

Reverse Programmed SONOS Memory Technique for 0.18 μm Embedded Utilization

A 4 Mb embedded silicon-oxide-nitride-oxide-silicon (SONOS) memory was developed with a 0.18 μm CMOS logic compatible technology. A reverse programming array architecture was proposed to reduce the chip area, enhance the operating window, and increase the read speed. The charge distribution was analyzed to optimize the programming and erase conditions considering both the operating speed and the endurance performance. The final test chip has a good endurance of 105 cycles and a data retention time of at least 10 years.