桥上无碴轨道无缝道岔力学特性分析

采用有限单元方法，建立了桥上无碴轨道、无缝道岔伸缩力的计算模型，分析了轨温变化幅度、扣件阻力、限位值、间隔铁数量等轨道结构参数对无缝道岔受力及变形的影响．研究表明，桥上无碴轨道无缝道岔的温度力和位移受轨温变化幅度的影响很大，扣件阻力对结构受力也有很大的影响，而限位器、间隔铁阻力参数变化对结构的影响要居次要地位．     

空间非平稳噪声状态下的超分辨测向技术研究

在空间非平稳噪声状态下对任意形天线阵超分辨测向技术的性能进行了研究，并对传统协方差距阵差法做了改进，经计算机仿真验证，改进后的测向算法性能良好。     

基于统计信道模型的MIMO多天线系统性能研究

由于多径效应的存在,MIMO无线传输系统的性能很大程度上取决于衰落信号空间相关性.研究基于统计的传输信道模型,及在此模型下MIMO多天线系统的接收性能.在理想基站天线结构下,用户终端(UT)的波达信号方位功率谱(APS)模型可应用到Kronecker MIMO信道模型中.研究在Kronecker MIMO信道模型中方位功率谱对MIMO分集和多天线系统性能的影响.数值仿真结果表明:此统计信道模型下的参数估计符合理论和经验;提出的统计信道模型及分析法扩展了以前的MIMO信道模型建模,降低了计算和分析的复杂度.     

金纳米线阵列的制备及其光学性能研究

采用二次阳极氧化法制备了高度有序的多孔氧化铝模板,并基于该氧化铝模板,采用脉冲直流电化学沉积的方法制备了金纳米线阵列.利用扫描电子显微镜（SEM）、透射电子显微镜（TEM）和X线衍射仪（XRD）对所制备的金纳米线的形貌及晶体结构进行分析.结果表明：不同的沉积电压下制备的金纳米线具有不同的生长取向性,当沉积电压为3V时制备出的金纳米线沿[200]方向具有明显的生长取向性.利用紫外-可见光谱（UV-Vis）对金纳米线阵列光学性能进行研究,发现金纳米线的等离子体共振吸收峰随着沉积电压的增大先蓝移而后发生红移.     

GaAs MMIC开关MESFET电路建模技术研究

基于Agilent公司的IC—CAP软件及GaAs圆片工艺加工线,研究了砷化镓微波毫米波单片集成电路（GaAsM—MMIC）开关MESFET电路建模技术及其应用。讨论了MMIC设计中电路建模技术的重要性,提出了高精度GaAs MMIC开关MESF田简化电路模型及不同栅宽模型参数的比例缩放方案,扩展了电路模型的应用频率范围,解决了电路模型参数提取中的关键问题,如：开关MESFET模型的版图设计、微波探针校准图形的设计、电路模型参数的提取、统计和确认。采用该技术提取的电路模型参数,成功研制出GaAs MMIC控制电路系列产品,验证了该方法的有效性。     

一种基于反射镜的2×2机械式光开关

研制出一种基于反射镜的 2× 2机械式光开关 ,介绍了该器件的结构、原理及影响重复性的因素 ,该器件采用两个双光纤准直器对光路进行耦合 ,利用继电器带动反射镜工作 ,能够灵活地改变光路 .该器件主要用于光交叉连接和光路信号上下载中 ,实验和测量结果表明具有插损低、可靠性好的特点 ,应用前景极其广泛 .     

基于RBF神经网络的天线阵方向图建模

介绍了径向基函数(Radial Basis Function,RBF)神经网络对阵列天线方向图进行建模的方法,并基于MATLAB仿真平台对由对称振子构成的二元阵、N元边射阵等多种阵列天线进行建模,所有的训练数据是由经典公式计算所得.仿真结果表明经过训练的RBF神经网络可有效地用于阵列天线方向图建模,为天线分析与设计提供很好的帮助.     

一种改进的Turbo码译码算法及其FPGA实现

为有效降低Turbo码在硬件实现时的译码复杂度并减少其存储资源消耗,将现有Turbo码译码算法中Log-MAP算法和Max-Log-MAP算法进行融合改进,提出一种适于并行计算的改进Max-Log-MAP算法,即在译码计算中间参数的过程中,只将具有多个输入变量的max*(·)运算简化为取最大值的max运算,而对具有2个输入变量的max*(·)运算进行精确计算. 仿真结果表明,改进Max-Log-MAP算法的复杂度可以接近Max-Log-MAP算法,而性能接近Log-MAP算法. 将采用新算法的Turbo码编译码器在现场可编程门阵列(FPGA)上实现,并应用于低轨卫星通信系统(LED)中的,能在保证Turbo编译码优异性能的同时,获得较低复杂度和较低资源消耗,有利于减小卫星手持通信终端的体积,降低功耗.      

广义Jacobsthal数及其组合意义

引入了广义k阶Jacobsthal序列的概念,得到了k-Jacobsthal序列的发生函数以及相关的组合恒等式.通过研究两种格路的计数,给出了k-Jacobsthal数的两种组合解释.     

10-bit 100-Ms/s视频模拟前端IP核的设计

设计了一个10 bit,100 Ms/s视频模拟前端IP核,并用台积电(TSMC)0.18μm 1.8/3.3 V互补金属氧化物半导体(CMOS)纯数字工艺进行了仿真.电路中模拟部分采用3.3 V电源电压,仿真结果显示当输入信号为18 MHz,信号幅度为满幅(单端1 V,差分2 V)时,输出信号信号-噪声-失真比(SNDR)为60 dB.整个电路的功耗为73 mA,版图面积为2 mm×2.5 mm.