抑制小区间迟延干扰的迟延SLNR预编码

不同基站和用户间由于距离变化等使传播时延不同而造成小区间的迟延干扰,严重恶化了系统性能。为此,探讨了如何利用SLNR（Signal to Leakage Noise Ratio）预编码抑制小区间的迟延干扰,给出了小区协作的系统模型及小区间迟延干扰分析。针对存在迟延的LTE（Long Term Evolution）系统设计了一种基于SLNR准则的迟延SLNR预编码,以抑制小区间的迟延干扰,降低接收终端的复杂度。同时,对迟延SLNR预编码在LTE系统多基站协作环境下的性能进行了仿真。仿真结果表明,该方法对小区间的迟延干扰有较好的抑制作用,对不同天线配置性能均较理想,与接收端处理方案比较性能有所改进。虽然信道估计误差对性能有一定影响,但在可接受范围。     

浅析三相鼠笼式异步电动机优化设计与仿真

在分析气隙磁密和电磁负荷对电机性能影响的基础上,对电机的性能以及成本实行优化设计,并运用Matlab对优化设计后的电机进行仿真,仿真结果验证了该优化方案的可行性与有效性。     

基于时滞反馈控制的1/4车辆模型乘客减振研究

针对汽车在不平路面行驶时产生的振动会损伤汽车部件和影响乘客舒适性的问题,本文提出一种含时滞反馈控制的主动悬架在四分之一车模型中的减振方法。该悬架模型有三个自由度,由乘客质量、车身质量和簧下质量三部分组成。通过异步学习因子粒子群算法确定时滞控制参数,并将控制参数运用频域扫描法进行稳定性分析,最后建立含时滞反馈控制的主动悬架系统的仿真模型,仿真结果表明：与被动悬架相比,含时滞反馈的控制主动悬架无论在简谐激励还是路面激励下,乘客和车身加速度的均方根值都有明显的降低,具有较好的减振效果。含时滞反馈的控制主动悬架在改善乘坐舒适性和行驶平顺性方面具有优越性。     

LabVIEW在《电工学》教学中的应用

利用LabVIEW软件,以异步电动机的T型等效电路为基础,建立了异步电动机模型子VI(Virtual Instruments),该模型形象地演示了电动机的固有机械特性和人为特性,通过仿真,能帮助学生理解所学知识,增强了他们的学习兴趣,使得课堂教学生动有趣,提高了教学质量,培养了学生的创新能力.     

基于时钟信号的异步时序逻辑电路设计

与其他异步时序逻辑电路设计方法相比,基于时钟信号的设计法更简便、快捷。使用该方法时,不用画出时序图,直接从次态卡诺图中选定正确的时钟信号,再快速求出触发器状态方程。     

中国数字科技馆集成方法研究

国家科技基础条件平台项目--中国数字科技馆需要对海量复杂资源进行高效集成和统一服务.由于其资源组织形式和类型的复杂性,对资源集成的内容和方法的研究显得十分重要.对于复杂类型与组织形式的海量数据的集成,运用异步消息处理机制,并结合资源元数据方法,研究中国数字科技馆特有的资源集成的内容、模式,并在此基础上构建资源集成系统,实现海量复杂资源集成过程的自动、高效和可控.     

具有Markov延迟的网络化控制系统控制与通信协同设计

由于网络化控制系统分析与设计的复杂性,其控制与通信协同设计问题一直没有得到解决。该文讨论了一类离散线性时不变网络化控制系统在服从介质访问约束和传感器一控制器端存在Markov随机延迟的情况下控制与通信协同设计问题,提出了系统均方稳定的条件。采用静态通信序列,使通信序列和控制器可以分别设计,应用V-K迭代算法设计最优周期控制增益。仿真算例验证了系统在所设计的最优控制器下达到均方稳定。     

异步电动机发电运行状态下的理论分析与应用实践

本文通过对三相异步电动机在发电运行状态下的理论分析,提出了异步电动机改为发电机运行时输出电压的建立过程、无功电容器的选型计算以及异步发电机运行时的注意事项,为野外施工作业和抢险救灾临时供电找到一个行之有效的方法。     

Low Latency High Throughout Circular Asynchronous FIFO

This paper describes a circular first in first out （FIFO） and its protocols which have a very low latency while still maintaining high throughput. Unlike the existing serial FIFOs based on asynchronous micropipelines, this FIFO＇s cells communicate directly with the input and output ports through a common bus, which effectively eliminates the data movement from the input port to the output port, thereby reducing the latency and the power consumption. Furthermore, the latency does not increase with the number of FIFO stages. Single-track asynchronous protocols are used to simplify the FIFO controller design, with only three C-gates needed in each cell controller, which substantially reduces the area. Simulations with the TSMC 0.25 μm CMOS logic process show that the latency of the 4-stage FIFO is less than 581 ps and the throughput is higher than 2.2 GHz.     

Pro/TOOLKIT同步与异步开发模式

对基于Pro/E的二次开发工具Pro/TOOLKIT的两种开发模式功能进行对比研究.针对异步开发模式的优越性,详细分析了其功能特点、系统设置和使用条件.通过具体实例实现了Pro/E的异步模式开发与应用.