维特比译码器的VHDL模块化实现

在维特比译码器的软判决最大似然算法的基础上,提出一种新的基于坐标变换的找点算法,它只需求８点欧氏距,使问题大大简化,同时可获得４ ｄＢ的编码增益．随后串行地实现了加比选模块,并用组合电路结构化实现了移位输出．根据ＣＣＩＴＴＶ．３２ ｂｉｔ／ｓ用硬件描述语言（ＶＨＤＬ）合理地实现了整个译码器,得到了更快的速度和更小的电路规模．     

使用MLSE判决反馈均衡器的高速串行调解器

介绍一种用于无线衰落多径信道数据通信的高速串行 MODEM系统 ,在此系统中 ,将自适应判决反馈均衡器 ( DFE)与软判决 Viterbi译码相结合 ,在没有增加系统复杂性和运算量的条件下实现了最大似然序列判决反馈均衡器 ,改善了因错误传播对 DFE性能的影响 ,从而提高了系统抗多径和噪声干扰的能力 .模拟结果表明 ,在有严重多径干扰的条件下 ,误比特率为 1 0 -4 时 ,使用 MLSE判决 DFE比使用直接判决 DFE的串行 MODEM性能优约 4 .5d B.     

一种安全终端芯片的体系结构设计

针对目前国内安全通信芯片研发领域的落后状况,提出了一种安全终端机（CSTU）芯片的体系结构．着重描述了该体系的组成、系统管理器及主从译码器的结构和工作原理,以及系统状态寄存器和指令体系的主要内容．根据状态寄存器的情况,主从译码器对体系中可重置IP进行复用,实现安全通讯功能。     

模拟电子快速打靶游戏机的设计

随着我国经济快速发展和人民生活水平的日益提高,人们对精神生活的追求越来越高,其中,电子游戏逐渐受到人们的青睐,在中国具有广泛的发展前景.本设计主要利用数字电路的逻辑运算和逻辑处理功能来设计电路,利用Multisim7的制图功能来绘出电路原理图,系统设计主要分为时钟发生器、计数器、译码器、电路仿真四大模块.利用元件库中已有的元器件CD4514进行设计,它可以将输入二进制代码的状态翻译成输出信号,以表示其原来含义的电路.利用时序逻辑电路中的4520B加法计数器,在电路中进行计数.根据电路原理图,模拟打靶过程.本设计使打靶游戏变得简单,同时又提高了游戏的娱乐性与趣味性,有助于提高人们的动手能力,还可以激发儿童的智力,也很好地验证了模拟快速打靶游戏的可行性.     

无线OFDM系统信道软判决译码新方案

提出了一种基于传输信道状态检测的无线正交频分复用(OFDM)系统自适应信道软判决译码方案.方案中,输入维特比译码器的数据可信度度量,可以根据当前信道信息和同频干扰检测结果自适应地变化,能有效解决传统信道软判决方法缺乏对当前信道进行自适应跟踪以及不适宜于高速移动接收的缺陷.仿真结果表明本方案在时变快衰落及存在同频干扰的无线信道下具有鲁棒性.     

基于多符号差分相关的CPM非相干解调算法

为了解决连续相位调制(CPM)信号在某些突发传输条件下或信道快速变化情况下的解调难题,研究了基于多符号差分相关的非相干维特比(Viterbi)解调算法。从理论上分析算法在CPM调制解调系统中的应用、性能和可实现性,并以高进制、低调制指数的CPM信号为例,通过数值仿真验证了理论结果。在CPM非相干解调中考虑多符号差分相关,能够将复杂理论向实际应用简化,以最小的性能代价换取系统复杂度的降低和解调速度的提高,易于在各种硬件平台上以软件无线电格式实现,有一定的理论和实用价值。     

基于Viterbi算法的GMSK信号解调性能分析与仿真

高斯最小频移键控（GMSK）调制是一种相位连续的恒包络调制方式,具有带外辐射小、频谱利用率高的特点。在介绍GMSK信号的基本原理的基础上,通过信号状态的具体表示及Viterbi算法分支度量的计算,给出了基于Viterbi算法的GMSK信号解调方法和系统性能分析。仿真结果表明,在误码率同为10－3的条件下,该方法较二比特差分解调可获得7dB的增益,并具有较好的抗噪声和抗多径性能。     

引入冗余的差分空时分组编码OFDM系统

鉴于引入冗余的差分空时分组编码(DSTBC:Differential Space Time Block Code)是在平坦瑞利衰落信道下得出的,且提供的速率有限.为了在频率选择性衰落信道中提供高速数据业务,提出了一种基于该码的OFDM(Orthogonal Frequency Division Multiplexing)系统.发端首先进行DSTBC编码,然后进行OFDM调制,再通过两根发天线将信号发送出去;接收端使用一根天线,先进行OFDM解调,再使用Viterbi算法进行DSTBC译码.仿真结果表明,由于使用的新差分空时分组码可以提供编码增益,该系统的性能比传统的DSTBC编码OFDM系统要好,在信噪比(SNR:Signal Noise Ratio)较高时可以改善约1 dB,比使用相干STBC(Space Time Block Code)的OFDM系统相差2dB.若在此DSTBC编码之前级联一个外码,可进一步改善系统性能.     

OFDM系统中Viterbi译码器的设计及FPGA验证

在对Viterbi译码算法进行Matlab软件仿真的基础上,综合考虑硬件开销以及电力线OFDM传输系统中FEC解码的具体要求,确定了Viterbi译码器的各个设计参数．为了提高译码性能和译码速度,提出了一种改进的回溯算法．整个设计用Verilog语言编写,采用FPGA技术,通过系统联调,验证了设计的合理性与可靠性．     

独立前向滑块式超高速Viterbi译码器结构设计

超宽带(UWB)通信系统需要高达480Mb/s的Viterbi译码器,而传统并行Viterbi译码器结构难以在现场可编程门阵列(field-programmable gate array,FPGA)上实现该速率。该文提出了独立前向滑块式并行Viterbi译码结构,解决了传统并行Viterbi译码器硬件实现存在的布线拥塞、逻辑资源消耗过大等技术难题,有效提高了系统最大工作时钟频率;同时,给出一种精简加比选单元(ACSU),通过减少加比选迭代运算阶数,降低了关键路径延时,进一步提高了系统最大工作时钟频率。完成4路并行Viterbi译码器的硬件设计,并在Xilinx Virtex-4FPGA上进行了验证,其最高译码速率达720Mb/s。