基于Verilog HDL语言描述的卷积码编码器的设计

卷积码作为一种性能优良的差错控制编码,在通信系统中有着广泛的应用。本文在介绍卷积码原理和描述方式的基础上,以1/2卷积码为例重点详细阐述了基于Verilog HDL的卷积码的编器的设计。     

USB3.0头包信息中CRC-16的Verilog实现

文章基于CRC检错原理,根据USB3.0协议规定的要求,通过Verilog实现了一种并行的CRC-16的计算方法,设计模块在Quartus中编译和仿真,给出了电路实现结构图、模块的接口信号、信号的物理意义以及部分程序和仿真波形图,并将实验结果与USB3.0规范中给出的数据帧样本进行了比较。结果证明这种方法能完成USB3.0头包信息中CRC-16的计算,满足数据传输准确性和时序要求,并能用于USB3.0控制器包的产生模块和包的检测模块。     

Cell surface adenylate kinase activity regulates the F1-ATPase/P2Y13-mediated HDL endocytosis pathway on human hepatocytes

We have previously demonstrated on human hepatocytes that apolipoprotein A-I binding to an ecto-F₁-ATPase stimulates the production of extracellular ADP that activates a P2Y₁₃-mediated high-density lipoprotein (HDL) endocytosis pathway. Therefore, we investigated the mechanisms controlling the extracellular ATP/ADP level in hepatic cell lines and primary cultures to determine their impact on HDL endocytosis. Here we show that addition of ADP to the cell culture medium induced extracellular ATP production that was due to adenylate kinase and nucleoside diphosphokinase activities, but not to ATP synthase activity. We further observed that in vitro modulation of both ecto-NDPK and AK activities could regulate the ADP-dependent HDL endocytosis. But interestingly, only AK appeared to naturally participate in the pathway by consuming the ADP generated by the ecto-F₁-ATPase. Thus controlling the extracellular ADP level is a potential target for reverse cholesterol transport regulation. Received 13 July 2006; received after revision 29 August 2006; accepted 19 September 2006     

HDL设计中多驱动源问题的一种解决方法

针对HDL设计中存在的多驱动源问题,提出利用变量通信以及驱动条件之间的逻辑关系将分布赋值改为集中赋值,该方法不但解决了多驱动源问题,而且也避免了决断函数的调用,同时提高了设计的性能和可靠性,最后以一个实例说明了它的应用。     

Verilog的一个操作语义模型

提出了一个Verilog的操作语义模型。选择了Verilog的一个子集作为研究对象,该子集包括了Verilog最重要的语言特征,如事件控制,时延,并发性等;定义了程序状态空间及其上的状态迁移系统。     

高级综合中分配的一种新方法─—最小生命周期边缘算法

提出了高级综合中最小生命周期的分配算法，通过对存储和功能单元分配的统筹考虑，使分配达到了很好的效果．采用变量生命周期前端和末端交替选取的迭代方法，理论和实例上对于只有一种功能单元类型的ＣＤＦＧ提高了算法速度和分配效果．     

基于事件驱动的数字逻辑功能仿真工具

本文介绍了现代专用集成电路(ASIC)芯片的设计流程、详细讨论了对Verilog HDL所描述的数字电路网表进行逻辑功能仿真工具LGS的开发过程.主要包括分层建模、事件驱动算法和具体实现中的一些技术问题.也论述了面向对象技术及C 在EDA(Electronic Design Automation)工具开发中的应用.最后给出一个LGS应用于乘法器电路设计的仿真验证示例.     

DOS环境下VLSI芯片的功能仿真系统

本文介绍一个在ＤＯＳ环境下实现的ＶＬＳＩ芯片的功能仿真系统。它可以用于专用集成电路的设计，也可以作为仿真系统的一个组成部分，还可以作为计算机系统辅助教学软件。     

RTL级符号模拟系统

给出了一组从Verilog HDL到可符号执行代码的转换规则,并且提出了ProcessQueue机制。通过运用符号模拟的方法和二叉决策图技术,给出了一个RTL级的符号模拟系统的实现方法。本系统能够有效地对RTL级Verilog算法进行符号模拟,并且支持带有时间延迟的If结构的符号模拟。     

EDA技术中的硬件描述语言——Verilog HDL

电子设计自动化 (EDA)的关键技术之一是要求采用形式化方法来描述数字系统的硬件电路 ,VerilogHDL是目前功能最强大的EDA硬件描述语言之一 ,本文在介绍VerilogHDL语法结构的基础上 ,结合电路实例进一步阐述VerilogHDL易学、简洁、灵活、高效的编程风格