基于CPLD、USB2．0和CCD的数字图像采集系统

设计了一种基于CPLD、USB2．0和单色CCD的数字图像采集系统。首先介绍了系统的结构和工作原理,然后介绍了系统各模块的特点并给出了产生这些模块驱动和控制时序程序的原理,最后给出了时序仿真的结果,得出所有时序逻辑满足系统要求的结论。     

嵌入式系统设计的一种协同仿真方法

提出了一种基于C 平台的嵌入式系统设计的协同仿真方法。嵌入式系统的软件成分由C 实现,硬件成分由Verilog刻划。该方法的基本思路是将Verilog模块转化为C 程序,然后将软件成分与转化后的硬件成分连接,形成一个完整的仿真环境。     

EDA技术中的硬件描述语言——Verilog HDL

电子设计自动化 (EDA)的关键技术之一是要求采用形式化方法来描述数字系统的硬件电路 ,VerilogHDL是目前功能最强大的EDA硬件描述语言之一 ,本文在介绍VerilogHDL语法结构的基础上 ,结合电路实例进一步阐述VerilogHDL易学、简洁、灵活、高效的编程风格     

Verilog的一个操作语义模型

提出了一个Verilog的操作语义模型。选择了Verilog的一个子集作为研究对象,该子集包括了Verilog最重要的语言特征,如事件控制,时延,并发性等;定义了程序状态空间及其上的状态迁移系统。     

从Verilog到VHDL的翻译器VtoV的设计与实现

研究硬件描述语言Verilog和VHDL共有的语言特性,研制SUN SPARC2工作站环境下的翻译系统。在SUN SPARC2工作站平台上使用C＋＋提取出一个组通用的硬件数据结构,可以进行代码重用。在SUN SPARC2工作站上设计和实现了一个从硬件描述语言Verilog到VHDL的翻译器VtoV。该翻译器能够实现从Verilog的行为子集到VHDL的转换。     

高级综合中分配的一种新方法─—最小生命周期边缘算法

提出了高级综合中最小生命周期的分配算法，通过对存储和功能单元分配的统筹考虑，使分配达到了很好的效果．采用变量生命周期前端和末端交替选取的迭代方法，理论和实例上对于只有一种功能单元类型的ＣＤＦＧ提高了算法速度和分配效果．     

一种高性能MCS-51兼容微控制器的设计

 描述了一种高性能,可复用的MCS-51兼容微控制器的设计.该控制器使用Verilog HDL描述,并且与现有工业标准的MSC-51指令集完全兼容.与传统MCS-51相比该控制器使用预取指令、分立总线、并行乘除法器等技术,改善了控制器的性能,平均执行效率提高了约10倍,允许用户自由设置ROM和RAM的大小,灵活性更强.此外,在控制器的设计上还引入了专门的时钟控制模块,使控制器能够实现降低工作频率、待机和休眠等功能.该控制器的功能已在FPGA平台上实测成功.     

多输入变量的FSM设计方法研究

针对多输入变量的FSM设计中存在的一些问题,提出了一种基于ASM的多输入变量FSM的设计方法,该设计方法逻辑层次清晰,具有可操作性,并且通过一个数据采集系统控制器的设计具体介绍了该设计方法。     

基于SmartFusion的UART电路设计

本文提出了基于SmartFusion的UART的设计,阐述了通用异步收发器UART的功能特点,使用了硬件描述语言Verilog对各个模块进行了介绍,并给出了仿真结果。将UART核心功能放到FPGA中可以大大提高SmartFusion内Cortex-M3的执行效率,整个UART接口电路结构简单、升级方便、稳定性高,可以将其灵活的应用到各个通信系统中。     

基于Verilog HDL的DDR2 SDRAM控制器设计

文章对适用DDR2 SDRAM控制器的结构、接口和时序进行了深入研究与分析,总结出一些控制器的关键技术特性,然后采用了自顶向下(TOP-DOWN)的设计方法,用Verilog硬件描述语言实现控制器,随后在Modelsi m6.1上通过软件功能仿真,用Synopsys公司的DC进行综合,通过Altera公司的FPGA进行硬件验证,结果表明控制器能完全胜任对DDR2 SDRAM的控制。