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91.
阐述了利用锁相技术来控制心电图机走纸电路中电机的速度,使其稳速工作,而其中的选频电路、锁相环路采用CPLD(ComplexProgrammableLogicDevice)实现.与传统心电图机走纸控速电路相比,采用CPLD实现心电图机的控速电路,电路结构得以简化,可移植性好,工作可靠性高. 相似文献
92.
介绍一种面阵图像传感器--TH7888A的性能及特点,并详细分析了其驱动时序的设计。采用VHDL对所设计的驱动时序进行仿真,并针对ALTERA公司可编程逻辑器件EPM7128SLC84-7进行适配。系统测试结果表明,设计的CCD驱动程序可以满足其帧转移面阵CCD的各项驱动要求。 相似文献
93.
介绍了一种便携式电疗仪的刺激器的设计方法。利用CPLD芯片实现刺激器的主要硬件电路的设计,通过对CPLD芯片编程实现刺激波形的产生、刺激频率、脉宽和幅度的数字式可调。该方法简化了电路,提高了系统的实时处理能力和可扩展性。经仿真和电路测试证明,刺激器输出波形准确可靠,能很好满足各项性能要求。 相似文献
94.
采用可编程逻辑器件FPGA(Field Programmable Gate Array,FPGA)来实现二值图像的快速扫描聚类算法,并给出了部分VHDL程序说明满足系统实时性的要求. 相似文献
95.
基于FPGA的高速异步FIFO存储器设计 总被引:1,自引:0,他引:1
介绍异步FIFO存储器应用及其结构,详细分析了异步FIFO的标志逻辑设计及亚稳态的消除,提出了一种基于FPGA芯片利用格雷码对地址编码解决异步读、写时钟问题的思路及方法,并给出了VHDL程序.该方法具有高速、可移植性强、工作效率高的特点,在数字系统设计中具有一定的意义和应用价值. 相似文献
96.
有限状态机的设计与优化 总被引:1,自引:0,他引:1
杨庆 《湖北民族学院学报(自然科学版)》2006,24(1):55-57
在数字系统中,状态机的设计对系统的可靠性、稳定性具有决定性的作用,因此,基于超高速集成电路硬件的有限状态机的设计和优化是完成数字系统设计的重要环节.状态机通常分为米勒型和摩尔型,给出状态机的超高速集成电路硬件描述,讨论状态机的速度优化,并提出一种容错设计方法. 相似文献
97.
描述了一种1024×768高分辨率实时视频图像数据处理的方法。由于高分辨率的视频流数据量大,又要进行实时显示,对于这样大的数据量必定要求大容量存储器来进行缓存;SDRAM存储量大,价格低廉,非常适于本系统。分析了设计中所用的SDRAM性能、特点,给出了SDRAM初始化方式及其相应的模式设置值,并根据本设计的实际情况对SDRAM状态机进行了简化,给出了一种相对容易实现的SDRAM状态机。为了实现快速实时的视频传输数据,使用了两片SDRAM进行读写切换,以写满写SDRAM为切换的标志,这样保证图像数据实时显示。并在相应的硬件电路上做了彩条实验,证明控制器操作的可行性。 相似文献
98.
逻辑分析仪用于涉及大量信号或复杂触发器要求的数字测量,以往的独立式逻辑分析仪不仅结构复杂,而且价格昂贵。设计了一种基于CPLD的虚拟逻辑分析仪,分析了虚拟逻辑分析仪的硬件电路和软件。以CPLD为主要功能实现平台,以单片机作为与计算机和CPLD之间的通信纽带,以可视化的形式在计算机上显示采集到的数据。采用VHDL语言进行各个功能模块的编程,最后,对程序进行编译和功能仿真,给出仿真结果,验证系统设计的正确性。仿真结果证明该虚拟逻辑分析仪不仅结构简单、成本较低,而且具有通道数量多、捕获速度快、性能稳定等特点。 相似文献
99.
基于VHDL的多功能数字闹钟设计 总被引:2,自引:0,他引:2
针对多功能数字闹钟的设计提出了三种可行性设计方案,并对这些方案的优缺点进行了比较论证,在充分考虑各种方案优缺点的前提下,选择利用FPGA芯片来设计多功能数字闹钟.本设计选用可编程器件FPGA采用硬件描述语言VHDL按照自顶向下的设计方法设计了数字闹钟的各个模块,并对各个功能模块进行了软件仿真. 相似文献
100.
基于Morse码的基本原理,提出了一种基于有限状态机的Morse码自动识别算法.将电键拍发过程划分为6种状态,利用VHDL硬件描述语言的强大逻辑描述能力,给出了在MAX PlusⅡ开发软件环境下,设计识别Morse码的具体方法和仿真分析结果.算法能根据报务员发报时的码速确定Morse码的判别门限,大大提高了码字识别的准确率. 相似文献