基于VHDL语言的MCU与CPLD的接口设计

本设计采用VHDL语言设计了MCU和CPLD的接口。设计中CPLD选用的是Altera公司生产的一款CPLD器件EPM9560,MCU采用ATMEL公司的AT89C55WD,通过软件仿真验证了程序设计的正确性。采用VHDL语言设计的电路能够灵活地修改参数,而且极大地提高了电譬谖计的通用性和可移植性。     

用FPGA实现RS编码器

介绍了数字系统自上而下的设计思想以及 FPGA和 VHDL的基本特点 ,并根据 RS编码器原理 ,按照自上而下的思想 ,利用 VHDL 在 FPGA芯片上实现了 RS编码器     

用VHDL自顶向下设计数字密码锁

VHDL非常适用于可编程逻辑器件的应用设计。尤其在大容量CPLD和FPGA的应用设计中, 若采用以往的布尔方程或门级描述方式, 很难快速有效地完成。VHDL能提供高级语言结构, 方便地描述大型电路, 快速地完成设计。它支持设计单元库的创建, 以存储设计中重复使用的元件。它是一种标准语言, 它的设计描述可被不同的工具所支持, 可用不同器件来实现。文中以数字密码锁的设计为实例, 从方案的确定, 各阶层的划分, VHDL的应用, 介绍了VHDL自顶向下的设计方法。     

Turbo码编码器的FPGA实现

探讨了卷积Turbo码编码器实现过程中的关键问题,结合第3代移动通信系统中给出的Turbo码分量编码器方案,以Flex10k系列FPGA芯片为硬件平台,使用MaxplusⅡ开发工具,通过VHDL语言编程的方法实现整个卷积Turbo码编码器.仿真结果表明该编码器的正确性和合理性.     

VHDL设计中电路简化问题的探讨

从描述方法、设计规则、逻辑函数分析了VHDL设计中容易引起电路复杂化的原因,并提出了相应的解决方法。     

基于ALTERA CPLD的单稳态脉冲展宽电路

主要介绍了CPLD设计单稳态窄脉冲展宽电路的详细过程和这种单稳态窄脉冲展宽电路的特点,给出了相应的时序仿真波形和计数器的VHDL语言设计。     

基于VHDL的高可靠性RAM的IP核设计

设计一个采用扩展Hamming码来纠错的高可靠性RAM的IP核。提出一种充分利用厂商提供的,经过特殊优化的基本宏功能模块来设计RAM的IP核的方案。试验结果证明,该RAMIP核满足设计要求,可以正确的配合CPU执行指令,具备应用价值。     

基于VHDL的时延Petri网仿真

在实时控制系统中,常常需要使用时延Petri网对系统进行建模、分析.作者提出了用硬件描述语言对时延Petri网进行描述,用VHDL语言中的wait语句和after语句来模拟Petri网中的时延特性,通过EDA软件工具对时延Petri网进行仿真,获得系统的动态性能,这为时延Petri网的分析提供了新的路径,并为控制系统的设计和电路实现奠定了基础.文章最后给出了一个实例,仿真波形表明了这种方法的正确性.     

IS—95前向链路可变化特率卷积码编码器的VHDL实现

根据IS－95前向链路标准，介绍了卷积码编码器的原理，给出了IS－95前向链路可变比特率卷积码器的VHDL设计，在MAX＋plusⅡ环境下进行了波形仿真，并下载到EPF10KLC84－3上进行了验证。     

KEELOQ滚动码接收器的CPLD设计与实现

KEELOQ技术是一种多变化、抗截获、安全可靠的滚动码加密解密技术,广泛应用于各种防盗报警系统.CPLD实现KEELOQ技术与专用芯片实现相比灵活性高、易升级,与单片机实现相比可靠性高.文章提出了一种用CPLD实现的快速接收滚动码方案,给出了VHDL的核心程序以及仿真结果.