嵌入式系统发展概述

本文论述的嵌入式系统的发展概要,对嵌入式系统、SoC和SoPC的特点进行了讲述。     

汽车安全预警系统的SoC设计

随着汽车数量的增加,交通事故也在逐年增多。智能型汽车安全预警系统研究对汽车的安全性能有着重要的影响。本文提出了一种邻域标记算法和目标识别算法,并利用FPGA芯片载NIOS软核系统来实现了汽车安全预警系统。     

浮定点转换与SoC定点加速器字长协同设计研究

在SoC (system on chip)设计中,许多通信、多媒体等高计算复杂度应用常需要构建专用的硬件加速器,用以提高性能,降低功耗.而对于片内SoC专属硬件加速器,其运算单元和片内存储体的字长与芯片面积、功耗等休戚相关.文中提出了一种新颖的基于统计分析浮定点转换的定点硬件加速器字长设计方法,该方法同时考虑硬件设计和浮定点算法转换,利用统计参数在数学层面上求解计算信噪比,避免了采用穷举法选择最优浮定点转换算法,极大地减小了计算复杂度,有效地降低芯片面积、功耗和成本,从而能在没有DSP协处理器的低成本RISC处理器核SoC芯片上运行高计算复杂度应用.     

SoC功率管理及其在TD-SCDMA终端基带芯片设计中的应用

介绍了在SoC设计中应用到的功率管理技术。探讨了在电压岛设计中涉及到的几个难点重点问题。结合TD-SCDMA终端基带芯片设计,分析了在电压岛设计各个步骤与普通设计相比需要的改进。在EDA工具的帮助下,该芯片有效地降低了功耗,同时附带减小面积,这为SoC低功耗提供有益的参考。     

基于SystemC的片上系统设计

本文首先提出了一种基于SystemC的片上系统设计方法,它能够很好地实现软硬件的协同设计,接着提出了一种改进的基于UML建模的片上系统设计方法,此设计方法通过UML对顶层系统建模,用SystemC描述硬件部分,提高了芯片研发团队的协调工作能力,进一步加快了SoC产品的开发速度.     

五级流水线 RISC-V 处理器软硬件协同仿真验证

针对国内 RISC-V(Reduced Instruction Set Computer-Five)处理器领域的空白以及对处理器性能的优化问 题, 将开源 3 级流水线 RISC-V 处理器 VScale 扩展为 5 级流水线处理器。 在对比 3 级流水线和 5 级流水线的差 异的基础上, 为 5 级流水线设计了冒险检测以及旁路单元, 解决了 5 级流水线的数据相关问题, 并为该处理器 编写外设(LCD1602、 UART)控制器, 最终在 FPGA(Field-Programmable Gate Array)开发板上实现了软硬件协同 仿真。 仿真结果表明, 扩展后的处理器运行正常, 且速度比扩展前的处理器快约 30%。     

一种异构双核系统芯片平台设计与实现

提出了一种基于CKCore RISC处理器和Spock DSP处理器的异构双核系统芯片平台(GEM-SoC).该平台通过提供可配的功能IP模块和灵活完善的软硬件架构,使得异构双核SoC设计更为准确高效.实验证明,GEM-SoC平台可以有效地加快Ogg解码应用的双核软件程序设计开发.原型芯片在37.68 MHz时钟频率时运行,即可实现实时Ogg音频解码播放,具有较好的功耗性能比.     

An AP SoC for a unified architecture

An instruction level parallel computing paradigm and a unified architecture for an array processor (AP) on a chip (SoC) are presented in this paper. Here “APU SoC” is short for “an AP SoC for the unified architecture”. The MISD/MIMD architecture for instruction level parallel computing is unified with the SIMD architecture for data level parallel computing. As a result, all the computing can be implemented on an APU SoC. The APU SoC offers the rationale of an array structure for development in current technology, yet simplicity for the hardware (chip) and software (program) parallel designs. Just as a single processor chip can replace many function module chips, the APU SoC can replace the single-core/multi-core/many-core CPU chip for TLP computing and the ASIC/ASSP/FPGA/RC device array chip for Operation Level Parallel computing.     

自保持接口在模拟芯核虚数字化测试中的优化

数模混合片上系统(SoC)正逐步成为片上系统的主导,而其中模拟芯核的测试问题是研究的难点之一。利用自保持模拟测试接口(SHATI)可以实现模拟芯核对外接口虚数字化,对其进行并行测试。该文对自保持模拟测试接口进行了面积优化,以减少片上DFT(design for test)面积开销,并利用Hspice仿真实验验证了面积改进的可行性。同时,针对并行测试的测试激励调度问题,该文给出了测试时序设计的优化算法,并通过实际示例验证了算法的可行性。     

混合信号SoC联合测试方案

混合信号片上系统(SoC)模拟核的测试是SoC测试的难点之一,常用片上数模转换器(DAC)、模数转换器(ADC)配合模拟核进行测试。本文对于片上DAC、模拟核、ADC同时待测的情况,基于模拟核的振荡测试、ADC柱状图测试和DAC脉宽测试等方法,提出联合测试方案。将重构模拟核产生的三角波振荡信号,分别作为ADC柱状图测试和DAC脉宽测试的激励,并引入ADC和DAC的直连测试作为补充,构建三者两两之间的联合测试。该方案在对电路进行少量重构的条件下,自生成并复用测试激励,可实现对单故障的定位并解决双故障掩盖问题。