软件锁相环并行化方法研究

为了提高软件锁相环的运行效率,根据虚拟无线电系统中数据块式的传输模式,提出了一种基于数据冗余的软件锁相环并行化设计方法。该方法克服了由于并行数据的非连续性对软件锁相环性能的影响;充分利用了计算机系统的并行处理性能。详细论述了该方法的实现原理,从加速比、并行效率方面分析了该方法的实时性。仿真结果表明并行化的软件锁相环同单环具有相同的跟踪精度与动态性能,并在计算机平台上通过对实际信号的解调,验证了该方法的实时性。     

锁相环中无源环路滤波器的设计与仿真

锁相环(PLL)的基本频率特性主要是由环路滤波器决定的.为了节省锁相环的设计仿真时间,提高设计效率,提出一种基于ADS仿真平台的环路滤波器系统级设计与仿真方法.分析RC无源滤波器截止频率与锁相速度之间的关系;引入滞后超前滤波器结构,提高PLL的稳定性,还分析滞后超前滤波器的幅度-频率特性,以及影响相位返回量的因素,并基...     

一种3cm固体微波锁相振荡源的研究

本文研究并设计了一种固体微波锁相振荡源,采用中频鉴相,3cm波段锁相的方案,实现了从5MHz到3cm波段高频率稳定度的良好传递;文中给出了阶跃管倍频器、体效应振荡器、混频器及分频鉴相器的设计考虑;最后给出了锁相环路同步带和捕捉带的测试结果.     

CD4046构成的高稳定性调频电路

介绍了芯片 CD40 4 6的特点、工作原理以及由其构成的调频电路 .     

一种在全数字锁相环中进行振荡器增益估计的新算法

提出一种在全数字锁相环中对数控振荡器进行增益估计的新算法。此算法充分利用全数字锁相环内部的数字信息, 通过计算相位误差、频率误差和振荡器的频率控制字的变化,对数控振荡器的增益进行实时估计, 使全数字锁相环对外界环境变化的免疫程度更高。此算法适用于所有采用基于累加器结构的全数字锁相环, 而且可以在应用最广泛的二阶Ⅱ型锁相环中准确地工作。     

S波段频率合成源的研制

介绍了直接数字合成(DDS)与锁相环路(PLL)的基本原理及利用DDS与PLL相结合的方法设计的频率合成源,并给出了该频率合成源的实例和达到的性能指标。     

锁相环的改进及仿真

提出了一种改进锁相环线性性能的方法,即在基本锁相环的基础上增加一个常数增益元件C和一个低通滤波器L(s),同时使用鉴频鉴相器(PFD)代替鉴相器(PD).这可使锁相环具有大的捕捉范围并能快速锁定,尤其是在锁定时间方面远优于基本锁相环.通过对锁相环路进行增益补偿,扩大了锁相环路的线性分析范围,改善了锁相环路的线性工作性能;通过介绍Simulink环境下的锁相环仿真方法,直观地得出了频率捕捉时间、捕捉范围等锁相环参数,验证了在噪声环境下改进方法的可行性.     

一种改进的双控制通路锁相环

提出一种改进的双控制通路锁相环结构。改进锁相环的两个控制通路有不同的压控振荡器增益。其中, 粗调节通路的压控振荡器增益较大, 用来调节锁相环的输 出频率范围; 细调节通路的压控振荡器增益较小, 用来决定环路带宽, 同时优化锁相环的抖动特性。电路芯片采用SMIC 0. 18 μm CMOS Logic 工艺加工。后仿真结果表明该锁相环的输出频率范围为600 MHz到1. 6GHz, 并有良好的抖动特性。     

0.0068mm2自校准电路在锁相环中的应用

提出了一种可供 CMOS锁相环使用的自由调整的自校准技术。与传统的自校准技术相比, 新的自校准方案不需要使用参考电压源, 而且自校准过程内嵌在锁相环的锁定过程中,所以新的自校准方案减少了芯片的面积:与自校准有关电路的面积只有0.0068mm²。所设计的PLL采用0.13 μm CMOS 工艺, 工作频率范围在 25 ～700MHz 之间。测试表明, 当压控振荡器工作在 700 MHz 的时候, 其 8 倍降频之后的87. 5 MHz 输出信号的相位噪音在1 MHz 频率偏移处为-131 dBc/ Hz。     

基于DDS的穿墙雷达信号源设计

本文设计的信号源应用于的穿墙雷达系统中。介绍了DDS＋PLL信号发生原理,分析并采用DDS激励PLL方法完成系统设计。使用了直接数字频率合成器AD9898锁相环频率合成器与AD4113等高集成度芯片设计重点阐述了系统的硬件实现,包括系统原理、主要电路单元设计,实现了频带为1～2GHz的步进频率信号源。