Verilog HDL modeling and design of 10Gb/s SerDes full rate CDR in 65nm CMOS

Phase locked loop （PLL） is a typical analog-digital mixed signal circuit and a method of conducting a top level system verification including PLL with standard digital simulator becomes especially significant. The behavioral level model （BLM） of the PLL in Verilog-HDL for pure digital simulator is innovated in this paper, and the design of PLL based clock and data recovery （CDR） circuit aided with jitter attenuation PLL for SerDes application is also presented. The CDR employs a dual-loop architecture where a frequency-locked loop acts as an acquisition aid to the phase-locked loop. To simultaneously meet jitter tolerance and jitter transfer specifications defined in G. 8251 of optical transport network （ ITU-T OTN） , an additional jitter attenuation PLL is used. Simulation results show that the peak-to-peak jitter of the recovered clock and data is 5.17ps and 2.3ps respectively. The core of the whole chip consumes 72mA current from a 1.0V supply.     

三相三线不对称负载无锁相环Ip-Iq谐波电流检测法

有源滤波器补偿电流的传统检测方法中,由于锁相环存在零点飘移、假锁、失锁等问题,造成基准信号的相位误差,提出了采用无锁相环的检测法检测谐波电路。仿真结果表明,与传统方法向比,该方法简单可靠,降低成本。     

一种改进的数字UQPSK载波同步方法

UQPSK载波同步方法目前广泛应用于无人机数据链中的数据传输系统中,但相关的恢复方式只针对模拟信号或者环路复杂情况时实现难度大.为此提出一种改进的数字UQPSK载波同步方法,主要使用判决反馈锁相环路结合UQPSK信号的星座图特点进行改进,该方法可以在低信噪比情况下以快速的收敛速度实现相位补偿和相位快速捕获.经仿真UQPSK载波同步的系统并分析得到,改进的UQPSK载波同步方法的误码率与理论误码率相近,其系统可靠性高.户外实地测试实验验证了其可行性.      

一种精确恒定跨导偏置的Gm-C滤波器设计

针对片上Gm-C滤波器的自动频率调谐电路结构复杂、功耗大和精度低的问题,提出了一种精确的恒定跨导偏置电路.该电路通过使跨导管的跨导恒等于片外高精度电阻来稳定滤波器截止频率.给出了电路的推导,设计了滤波器及跨导器.将此电路应用于无线传感器网络节点芯片中九阶低通滤波器,进行了仿真;基于SMIC中0.18 μm、1.8 V的...     

一种性能优良的新型单音解码器

给出一种新型的单音解码器,它由单片机外部硬件及内部程序组成的锁相环单音同步电路及正交相干解调器两部分构成．其解码频率可由程序任意设置,解码灵敏度高,速度快,Ｓ／Ｎ为１２ｄＢ时解码时间小于１８ｍｓ,工作稳定可靠,已用于多种通信设备中．     

基于静态电容补偿的压电换能器锁相环频率跟踪

为解决压电换能器锁相环频率跟踪中存在的跟踪范围狭小、易出现误跟踪和失锁等问题,提出一种基于静态电容补偿的锁相环(PLL)频率跟踪技术:根据电容元件伏安特性对由静态电容造成的不良影响进行补偿,使换能器对锁相环呈现理想的LCR串联谐振回路特性,并结合线性拟合法完成对机械臂电压电流相位差的测量,避免了误跟踪和失锁,实现了较以往更宽频带下的换能器准确跟踪.实验表明:对两个-3 dB带宽分别为120 Hz和663 Hz的换能器,跟踪误差分别为-9 Hz和+28 Hz,跟踪范围可达10 kHz.     

基于PHEMT工艺的5 GHz锁相环芯片

给出了基于0.2 μm砷化镓赝晶高电子迁移率器件工艺设计的高速锁相环芯片的电路结构、性能分析与测试结果.芯片采用吉尔伯特结构的鉴相器和交叉耦合负阻差分环形压控振荡器,总面积为1.15 mm×0.75 mm.锁定时中心工作频率为4.44 GHz,锁定范围约为360 MHz,在100 kHz频偏处的单边带相位噪声约-107 dBc/Hz,经适当修改后可应用于光纤通信系统中的时钟数据恢复电路.