PFSM在海军航空兵作战仿真中的应用研究

海军航空兵遂行作战任务时,面临空中截击、地面以及海上打击等多种随机的、不可预测的风险,其整个作战过程可以看作一个随机过程,且具有Markov效应。提出了采用随机有限状态机（PFSM）来描述海军航空兵作战过程的方法,并基于此来构建其作战仿真系统框架。通过接口程序获取外部仿真系统的数据,以及将效能评估模型嵌入此仿真框架中,采用Monte Carlo方法,经多次仿真,可以实现航空兵遂行作战任务的风险分析和效能评估。     

基于场景的形式化测试模型生成方法

在复杂的Web应用软件中,如何有效地实现自动化测试是当前软件测试研究中的热点与难点.使用统一建模语言（unified modeling language,UML）状态图对Web应用软件的行为建模,利用已有的方法将已建好的模型形式化成有限状态机(finite state machine,FSM);然后使用UML顺序图表示场景,通过使用场景规约系统行为,最终得到约简后的形式化测试模型用以实现自动测试.     

基于分层有限状态机的检修工作票智能防误技术

为满足电网对输变电设备检修工作票的高可靠性要求,消除因工作票误填而导致的电网安全事故,文章提出基于分层有限状态机(hierarchical finite state machine, HFSM)的检修工作票智能防误技术,从而降低因信息误填引起的电网潜在风险,提高电网运行安全性和可靠性。首先基于有限状态机理论和分层技术建立分层有限状态模型,提高逻辑分析效率;其次建立基于分层有限状态机的检修工作票防误模型,其中外层为数据信息防误层和安全逻辑分析层,内层为有限状态机流转状态;然后提出用以刻画误填状态频次的防误状态概率指标,从而降低潜在的工作票误填风险;最后通过设计的算例验证该文所提模型的有效性和可行性。     

一种应用于UDP 网络通讯状态机的智能定时器的软件实现

分析了提高UDP数据报的传输可靠性的方法,设计了与该方法相配套的由有限状态机、智能定时器、线程协作的算法.所设计的智能定时器支持可变的定时间隔,非常适用于需要“退避算法”的应用场合.通过音视频终端登录服务器的实验,实现了所提出的算法.实验结果表明:智能定时器能按照预设的定时值重发那些没有收到服务器应答的UDP包,从而提高了UDP传输的可靠性.     

I2C总线从器件接口的FPGA实现

很多设计中都是为FPGA设置一个基于I2C总线的主控制器接口,而将FPGA作为I2C总线上的从器件则很少,但事实上,低速主控单片机和受控高速FPGA从处理器组成的系统应用场景很广.因此本文分析了I2C总线的操作过程,得到了状态机,在此基础上用VHDL语言实现了遵从I2C总线协议的从器件接口.实践表明,所设计的从器件接口工作良好,具有一定的实用价值.     

容量有限批量服务轮询多址系统建模与分析

采用马尔科夫链理论,对一类批量服务、队列容量有限的轮询多址系统进行分析,建立了系统状态转移图,推导了基于信息分组数的队列状态转移概率公式.使用Matlab基于有限状态机理论的Stateflow工具箱,对该类模型进行了具体的建模与仿真,并考虑了站点具有不同优先级的情况.实验结果表明,基于Stateflow的模型与仿真方法能够有效地反映该类模型服务器的平均循环时间和站点信息帧丢弃率等统计特性.     

基于FPGA的LED点阵系统控制器的设计与分析

设计了一种基于FPGA器件以FSM方式实现的LED点阵系统控制器模型.该控制器的主要控制逻辑都集中在一个FPCA器件中,控制器的I/O端口可以直接与驱动电路的输入接口相连.控制器与PC监控中心可以用RS-485或以太网口总线形式进行数据传输,通过仿真及下载验证该控制器具有硬件简洁、扩展方便、可靠性高等优点.     

一种基于FPGA的开关信号可靠传输实现方法

提出了一种在自动控制系统中,利用大规模逻辑器件实现开关信号可靠传输的硬件实现方法。对开关信号进行直接编码,采用3个连续出现的大码距字节表示开关信号的一个状态,编码后的信号利用电信网的数字中继线路传输。解码时只有在收到3个连续编码字节后才输出相应信号值,其他情况维持不变以排除线路误码、故障造成的误动作,保证传输的可靠性。给出了总体实现方案、编码方案及编码、解码的实现方法,并给出了详细的状态机转移图。仿真结果表明,达到了预期的设计目标。实现方法具有纯硬件实现、不需软件参与、时延固定、具有较高的系统可靠性等特点。     

I2C总线协议在CPLD上的模拟实现

介绍了一种在CPLD器件上模拟实现I^2C总线时序的方法,提出了有关设计思路和注意要点,并给出了部分程序和仿真结果。     

RSA算法中大素数硬件生成方法研究与设计

在RSA加密算法的硬件设计中,大素数的生成极为关键.为了提高RSA算法中大素数的生成效率,在传统筛法的基础上,提出了一种能自动生成确定性大素数的硬件实现算法-循环迭代法.该算法的硬件实现采用状态机架构,使用VerilogHDL语言描述,并通过Modelsim仿真.实验结果表明,使用该方法生成素数序列,具有快速准确、高效、易于硬件实现的特点,为RSA算法的使用提供了极大的便利.