基于FPGA的电子密码锁的设计

针对基于单片机的电子密码锁的不足之处,介绍了一种基于FPGA的电子密码锁的设计方法。采用VHDL语言使用自顶而下的方法对系统进行了描述,并在FPGA芯片CycloneEP1C6Q240C8上实现。设计充分利用了FPGA的资源可编程特性,可高效率的对系统进行升级与改进。本文设计的密码锁可设置任意位密码,比一般的四位密码锁具有更高的安全可靠性,应用前景十分良好。     

基于VHDL的数字密码锁的设计与实现

数字密码锁主要完成上锁、密码输入、密码核对、开启电锁、密码修改等功能.数字密码锁的设计电路主要包括11个模块,各模块由相应的VHDL程序具体实现并分别进行了MAX＋PLUSⅡ时序仿真.最后,在MAX＋PLUSⅡ环境下进行了整体电路的模拟仿真,结果表明,整个设计满足要求.     

最优状态编码研究

探讨了状态机电路最优状态编码的问题。研究了状态编码的成本及寄存器最优、组合逻辑最优之间的关系，介绍了3种常用的编码方法。通过实验分析差异。     

基于VHDL语言的LMS自适应滤波器的硬件实现方法

提出了一种LMS数字自适应滤波器的硬件实现方法，就是用VHDL语言描述设计文件，在ALTERA公司的ACEX系列芯片上实现自适应滤波器，在Maxplus2上进行了模拟仿真和时序分析，并给出了该算法在MATLAB上的计算结果。     

Molecular pathogenesis of apolipoprotein E-mediated amyloidosis in late-onset Alzheimer’s disease

Apolipoprotein E (apoE) ɛ4 allele is a genetic risk factor for late-onset familial and sporadic Alzheimer’s disease (AD). In the central nervous system, apoE is secreted mainly by astrocytes as a constituent of high-density lipoproteins. A recent study using apoE knockout mice provided strong evidence that apoE promotes cerebral deposition of amyloid β protein (Aβ). However, no clear explanation of the pathogenesis of apoE-induced AD has been provided. Here we discuss two possible mechanisms by which apoE might enhance Aβ deposition. One is the intracellular pathway in which apoE is internalized by neurons and induces lysosomal accumulation of Aβ and amyloidogenic APP (amyloid precursor protein) fragments, leading to neuronal death. The other is the extracellular pathway in which apoE-containing lipoproteins are trapped by Aβ1–42 deposits mobilizing soluble Aβ peptides and consequently enlarge amyloid plaques. These two mechanisms may operate at different stages of AD pathogenesis and suggest a chaperone-like function for the apoE molecule. Received 4 February 1999; received after revision 9 April 1999; accepted 23 April 1999     

SED1335“雪花”现象的消除

介绍了使用SED1335(SED1330)液晶显示控制器产生"雪花"现象的原理及解决方案.给出了在电致发光显示器(EL显示器)的应用方案,该方案简单易行、便于推广.     

基于FPGA的振幅键控调制解调电路的设计与实现

文章介绍了在ALTERA公司EDA软件MAX plusII平台下,运用VHDL语言进行基于FPGA的振幅键控调制电路和解调电路设计的实现方案,给出了部分程序设计和仿真结果,实验完成了二进制基带数字信号的调制和解调,得到了相应的调制信号和解调信号。     

VHDL硬件描述语言及其设计环境

VHDL硬件描述语言及其设计环境是一个形式化、层次化和规范化的计算机硬件描述与设计语言系统,它的出现为实现计算机设计领域的科学化迈出了重要的一步。本文较详细地介绍了VHDL的起因、历史和现状,概要地论述了VHDL语言及其语言特征,并讨论了VHDL的设计环境,最后提出了实现该系统的基本途径。     

嵌入式固态存储系统ECC算法的研究与实现

为提高差错检测和修正(ECC)校验编码的简洁性,从信息编码理论的角度,研究了一种基于Hamming编码方式的ECC方法. 通过在数据空间中构造多字节数据的信息矩阵,利用ECC编码方法,设计生成了ECC校验算法的系数矩阵,利用线性空间变换理论计算生成了纠错校验码,提出了一种简洁的、具有较强可计算性的基于ECC校验码的误码校验和定位算法,并给出在嵌入式固态存储器中进行纠错编码、校验和纠错的详细过程. 最后运用硬件编程语言VHDL 在Xilinx ISE的实验环境下成功实现了该检错纠错算法. 结果表明该算法可以检测出1 bit以及2 bit的读写错误,且可对1 bit错误进行修正.      

Verilog HDL语言RTL级描述的可综合性

所谓逻辑综合就是将较高抽象层次的描述自动转换到较低层次描述的一种方法。由于Ｖｅｒｉｌｏｇ ＨＤＬ（Ｖｅｒｉｌｏｇ Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）本身的特点，许多面向仿真的语句虽符合语法规则却是不能综合的，这在设计中必须加以避免。同时讨论了如何写出Ｖｅｒｉｌｏｇ ＨＤＬ可综合风格的ＲＴＬ（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）级语言描述的程序。