基于CMOS图像传感器的压缩感知成像算法

近年来提出的压缩感知理论将信号采样和压缩同时进行,突破了奈奎斯特采样定理的限制,为低采样高分辨率成像提供了可能.为此,提出了一种基于CMOS图像传感器的压缩感知成像算法,采用并行处理策略对CMOS图像传感器A/D转换前的模拟像素矩阵进行压缩采样,减轻了A/D转换模块的负担,大大降低了CMOS图像传感器的功耗,并且该算法实现电路简单.仿真结果表明,所提算法能快速有效地进行测量值的获取,利用TVAL3算法重构的图像主客观质量较好.     

基于极点分析方法的晶体振荡器电路设计及仿真

提出了一种利用Hspice软件进行极点数据分析去设定振荡器电路参数值的方法.利用极点与系统稳定性的关系,结合振荡器的工作过程,只要选取合适的电路参数将整个系统的极点设置在一个恰当的位置,振荡器在最终瞬态仿真中的参数就比较理想.这种分析设计方法的好处是避免了反复进行电路的瞬态仿真,大大节省了电路设计的时间.利用极点分析的方法,也可以进行其他复杂电路的稳定性分析.     

图像传感器与声音传感器耐辐照实验

高辐照环境下的监测技术与传统监测技术有很大的不同,对传感器、放大电路以及传输电缆的耐辐照性能有很高的要求．通过对半导体器件的辐射效应的研究以及对比实验发现,动圈式声音传感器的耐辐照性能高出CMOS图像传感器几个数量级,对核设施运行时所产生的音频信号进行故障诊断提供了有力的硬件支持．     

基于功耗约束的电容交叉耦合低噪声放大器

本文在TSMC0.18μm CMOS工艺下,采用差分电路结构,通过功耗约束的噪声优化方法设计了一个2GHz下的CMOS无线射频接收模块低噪声放大器。本文使用限定功耗的噪声优化方法设计放大器的器件参数,并且在电感负反馈cascode LNA的基础上引入一对交叉耦合的电容,消除了寄生电容的影响。通过EAD工具ADS2009软件对电路进行仿真,仿真结果表明本文所设计的低噪声放大器在1.8V供电下的主要参数为23.23dB的增益、0.778dB的噪声指数及11.5mw的功率消耗。     

基于CMOS电路的温度计的设计

<正>CMOS数字集成电路品种繁多,包括了各种门电路、编译码器、触发器、计数器和存贮器等上百种器件。1.常用特性(1)工作电源电压。常用的CMOS集成电路工作电压范围为3～18V(也有7～15V的,如国产的C000系列),因此使用该种器件时,电源电压灵活方便,甚至未加稳压的电源也可使用。(2)供电引脚。(3)输入阻抗高。CMOS电路的输入端均有保护二极管和串联电阻构成的保护电路,在正常工作范围内,保护二极管均处于反向偏置状态,直流输入     

一种高精度的 CMOS 电流基准

设计了一种高精度的电流基准电路.电路采用正温度系数和负温度系数的电流并联相加,并考虑了电阻的温度系数,得到与温度无关的基准电流源.说明了核电流基准的工作原理,并给出设计公式和误差分析.电路采用0.6 μm CMOS 工艺实现,仿真结果表明,在3 V的电压下,电路的耗电电流为105 μA,在温度-40～120℃范围内,输出电流为5 μA,温度漂移为72 ppm/℃.     

2.5V 19-ppm/℃的带隙基准电压源设计

论文在分析传统带隙基准源的基础上,设计了低电压输出的带隙基准电压源电路.采用Charter 0.35μm标准CMOS工艺,并用Mentor Graphics公司的Eldo仿真器对带隙基准电压源电路的电源特性、温度特性进行了仿真.该带隙基准电压源的温度系数为19-ppm/℃,在室温下当电源电压2.0~3.0 V时,基准电压源输出电压为(915.4±0.15)mV,功耗小于0.2-mW.     

一种D／A转换新设计

通过改变传统D／A转换器中电阻的方法,研究了D／A转换器的一种新作用。并对新设计的D／A转换器进行了技术分析和可行性分析。结果表明这种方案不仅实现了数模转换而且能测出输入二进制数中数码“1”的位数。     

A 14.5Gb/s word alignment circuit in 0.18μm CMOS technology for high-speed SerDes

This paper presents a word alignment circuit for high speed SerDes system.By using pipeline structure and circuit optimization techniques,the speed of the aligner is increased,and its performance is improved further through adopting the full custom design method.The proposed word aligner has fabricated in 0.18μm CMOS technology with total area of 1.075 ×0.775mm~2￣ including I/O pad.Measurement results show that this circuit achieves the maximum data rate of 14.5Gb/s,while consuming a total power of 34.9mW from a 1.8V supply.     

Verilog HDL modeling and design of 10Gb/s SerDes full rate CDR in 65nm CMOS

Phase locked loop （PLL） is a typical analog-digital mixed signal circuit and a method of conducting a top level system verification including PLL with standard digital simulator becomes especially significant. The behavioral level model （BLM） of the PLL in Verilog-HDL for pure digital simulator is innovated in this paper, and the design of PLL based clock and data recovery （CDR） circuit aided with jitter attenuation PLL for SerDes application is also presented. The CDR employs a dual-loop architecture where a frequency-locked loop acts as an acquisition aid to the phase-locked loop. To simultaneously meet jitter tolerance and jitter transfer specifications defined in G. 8251 of optical transport network （ ITU-T OTN） , an additional jitter attenuation PLL is used. Simulation results show that the peak-to-peak jitter of the recovered clock and data is 5.17ps and 2.3ps respectively. The core of the whole chip consumes 72mA current from a 1.0V supply.