抑制侧壁注入式磁敏晶体管结构的研究

介绍了一种新型的用ＣＭＯＳ标准工艺制作的具抑制侧壁注入效应的横向磁敏晶体管，理论分析及实测测量结果表明，该晶体管具有很高的灵敏度及很宽的线性范围。     

用DEBUG程序实现对硬盘的管理

本文介绍了用ＤＥＢＵＧ程序对硬盘的管理方法和一些简便、适用的使用技巧 ．     

低温CMOS－器件物理和互连特性

本文概述低温ＣＭＯＳ的器件物理及其中的互连特性。详细分析了ＭＯＳ结构中载流的冻析效应，低温迁移率和漂移速度，并讨论了ＭＯＳ器件的低温阈值特性。对低温下多晶硅和ＴｉＳｉ２等互连以及金一半欧姆接触特性，也作了扼要讨论。本文的结果和结论对于优化低温ＣＭＯＳ结构和器件参数具有一定的参考价值。     

超导计算机技术

本文对超导计算机技术的现状进行了综述。对超导计算机研究的最新进展,以及各种新型的逻辑存贮电路进行了介绍与分析。通过对各种超导开关器件的比较,提出了利用超导器件设计超高性能计算机的可能性。并对超导计算机的性能、可靠性进行了分析。     

一种应用于高速锁相环的宽锁定范围注入锁定分频器

针对传统的注入锁定分频器锁定范围较窄的问题,提出了一种用于毫米波锁相环的注入锁定分频器.基于55 nm CMOS工艺,设计了一种宽锁定范围的二分频注入锁定分频器.提出分布式差分注入的方式,增强注入电流与注入效率,采用高阶变压器作为谐振腔,在不使用调谐机制的条件下,有效增大了分频器的锁定范围.此外,还对传统buffer的结构进行改进,增强谐波抑制能力,保持了较宽的锁定范围.电路仿真结果表明,提出的分频器电路在0 dBm注入功率下可在22.8～36.3 GHz频段内完成二分频功能,达到45.7％的锁定范围,电路的功耗为3.54 mW(不含buffer).     

MOS器件直接隧穿栅电流及其对CMOS逻辑电路的影响

随着晶体管尺寸按比例缩小,越来越薄的氧化层厚度导致栅上的隧穿电流显著地增大,严重地影响器件和电路的静态特性,为此,基于可靠性理论和仿真,对小尺寸MOSFET (metal-oxide-semiconductor field effect transistor)的直接隧穿栅电流进行研究,并通过对二输入或非门静态栅泄漏电流的研究,揭示直接隧穿栅电流对CMOS(complementary metal oxide semiconductor)逻辑电路的影响.仿真工具为HSPICE软件,MOS器件模型参数采用的是BSIM4和LEVEL 54,栅氧化层厚度为1.4 nm.研究结果表明:边缘直接隧穿电流是小尺寸MOS器件栅直接隧穿电流的重要组成成分;漏端偏置和衬底偏置通过改变表面势影响栅电流密度;CMOS逻辑电路中MOS器件有4种工作状态,即线性区、饱和区、亚阈区和截止区;CMOS逻辑电路中MOS器件的栅泄漏电流与其工作状态有关.仿真结果与理论分析结果较符合,这些理论和仿真结果有助于以后的集成电路设计.     

10Gbit/s0.18μmCMOS1∶4分接集成电路

研究了万兆以太网接收芯片结构 ,并在此基础上设计、流片和测试了高速 1∶4分接芯片 ,采用 0 .1 8μmCMOS工艺设计的1∶4分接电路 ,实现了满足 1 0GBASE R的 1 0 .31 2 5Gbit/s数据的 1∶4串 /并转换 ,芯片面积 1 1 0 0 μm× 80 0 μm ,在输入单端摆幅为 80 0mV ,输出负载 5 0Ω条件下 ,输出2 .5 78Gbit/s数据信号电压峰峰值为 2 2 8mV ,抖动为 4psRMS ,眼图的占空比为 5 5 .9% ,上升沿时间为 5 8ps .在电源为 1 .8V时 ,功耗为 5 0 0mW .电路最高可实现 1 3.5Gbit/s的 4路分接     

内插法可编程函数发生器

用内插法由数模转换和波形编码存贮器等器件组成了可编程函数发生器。比之用一般方法组成的发生器,波形质量和频率都有了显著提高。