基于冗余符号数的定点乘法器的设计

为提高定点乘法器速度,减少乘法器面积,基于Radix-16冗余并行乘法器,将奇数倍部分积用冗余差分形式表示;将部分积的修正位与部分积进行压缩,减少了部分积数量;通过优化控制信号产生电路、Booth解码电路和二进制转换电路的结构,进一步减少了乘法器延时和面积.TSMC 180nm工艺下的Design Complier综合结果表明,改进后冗余乘法器的面积相对减少8%,延时相对减少11%.     

量子乘法器的设计及其实现方法

乘法器在数字信号处理和数字通信领域应用广泛,如何实现快速高效的乘法器关系着整个系统的运算速度。提出了一种新颖的量子乘法器设计方法,利用量子门设计一位量子全加器,并将n个一位量子全加器叠加在一起设计n位量子全加器,实现2个n位二进制数的加和;再利用2个控制非门设计置零电路,并使用置零电路设计量子右移算子;对二进制数乘法步骤进行改进,利用量子全加器和量子右移算子设计量子乘法器,同时设计实现此乘法器的量子线路。时间复杂度分析结果表明,本方法与目前最高效的量子乘法器具有相同的时间复杂度,并具有更简洁的实现方法。     

模拟乘法器原理及其应用

本文对模拟乘法器的工作原理作了简明的介绍,并指出其应用范围。     

基于乘法器的混沌系统设计与实现

利用电阻与电容的串并联特性,提出了一种利用乘法器实现混沌系统的方法。利用该方法用一个电路实现2个Lorenz型混沌系统,实现具有3个乘积项的Qi混沌系统,可以通过改变其中一个电阻的阻值实现从单周期、双周期、四周期、多周期、拟周期及单涡卷混沌到双涡卷混沌的不同的动力学行为的转换。电路实验结果、Multism14软件仿真结果与理论分析结果一致,与原有方法相比,元件数量大大减少。     

集成模拟乘法器与调幅波信号解调电路设计与测试

系统地提出了用集成模拟乘法器MC1496(双列直插式)组件实现选定的电路,总体方案设计由单元电路MC1496实现振幅调制器和利用包络二极管检波器、低通滤波器实现调幅信号的解调两大部分组成。其中第一部分电路完成不同调制系数M值的全载波调幅;第二部分是把前者输出的全载波调幅信号解调出来。从而进行各单元设计,总体调试。     

高性能模拟乘法器行为级模型

建立了最新的高性能模拟乘法器AD734模型，该模型是以各类受控源为核心，辅以相关外围电路而建立的。模型是具体电路实现和行为级描述的恰当折衷，准确，方便的实现了对AD734的模拟。另给出了该模型的一些模拟结果。     

补码乘法器中负权全加器概念探讨

乘法器采用补码直接运算,可以大大加快运算速度,前人已给出了具体实现方法,遗憾的是关于进位c的算法是错误的,在有负权输入情况下,c不能简单的表示为原来输出的反,与原来输出有交叉重迭.就这一问题进行详细探讨,并提出具体逻辑表达式以及解决方案.     

基于VeriIog的单精度浮点数乘法器的设计与实现

文章详细介绍了浮点数和浮点数乘法的原理,采用Verilog语言设计32位单精度浮点数乘法器。用Modelsim6.5进行了浮点数和实数之间的转换,使用Altera QuartusⅡ7.2,采用器件EP2S15F484C3,对乘法器进行了全编译和波形矢量时序仿真。将仿真结果转换为实数,与期望(真值)相比计算出乘法器的计算误差率,从而验证该设计的正确性和可行性。     

一种基于中国剩余定理的高效乘法器设计

基于中国剩余定理(CRT)的乘法器,是一种新型的混合比特并行乘法器,目前已有的研究成果能使它媲美当前已知最快的乘法器。本文为扩大基于中国剩余定理的乘法器的适用范围,使这类乘法器的架构更一般化,设计了一种通用的公式,并选取不可约五项式f(x)=x^m+x^m-k+x^m-2k+x+1套用了该通用公式将其转化为F(x),通过对F(x)模约简求其商和余数来简化计算。在本文乘法器构建过程中,余数部分延用前人的方法采用中国剩余定理,求商部分创新性地采用两次求逆的方法,最后对该乘法器的时间复杂度和空间复杂度分析。结果表明该乘法器在时间复杂度稍大于当前最快的并行乘法算法的前提下,空间复杂度得到了优化。     

一种高速2-D滑动FFT的设计实现

文章介绍了采用2-D快速傅里叶变换(fast Fourier transform, FFT)算法的滑动窗FFT的基本特性原理和硬件实现过程,完成了窗长256点、步长16点的2-D滑动窗FFT的专用集成电路(application specific integrated circuit, ASIC)设计。传统FFT算法受序列完整性的制约,时滞较大,无法满足某些高实时性信号分析领域的处理速度要求。该文采用滑动FFT算法,克服了传统FFT对序列完整性的依赖,设计的滑动FFT处理器使用2-D FFT压缩新序列计算时间,以基16蝶形运算器为核心,采用系数复用和高基Booth方法优化系数编码技术压缩乘法器的数量,减少电路面积。所设计的2-D滑动FFT完成单次滑动窗长的计算时间比传统算法节约了16.1%,变换结果与MATLAB的运算结果相比,信噪比(signal-to-noise ratio, SNR)大于130 dB。在TSMC 28 nm的工艺下,工作主频为600 MHz,面积为1 980μm×2 060μm。