多处理器高速缓存一致性分析与评价

在多处理器系统中,主存与各私有Cache之间存在数据不一致性,解决不一致的方法有硬件控制方法（监听总线协议、基于目录的Cache一致性协议）和软件控制方法,同时提出了软硬件相结合的方法以及三种死锁的处理机制,这样能更有效地解决Cache的一致性问题。     

一种有效的网格Cache接受策略

为了减少客户端延迟,又满足本地代理总效益最大的要求,在网格cache的接受策略中引入经济模型,对其进行基于经济的优化,以市场经济的方式计算缓存某资源带来的效益变化,解决其中的利益冲突,模拟实验证明了其有效性。     

Java语言在采购系统中的应用

Java语言是目前应用十分广泛的语言，被称为网络上的“世界语”，它也支持使用结构化查询语言（SQL）查询代码访问和操纵关系数据库．以常见的采购系统为例，分析了其数据流程，并用Java语言实现了访问关系数据库中的信息及对数据库进行操作．限于篇幅，文中给出了部分源代码，并对重点部分给予了解释，以说明Java语言通过SQL查询代码对关系数据库进行访问和操作的技术．     

Web高速缓存服务器网络I/O操作性能存在的问题及改善途径

使用事件驱动机制的Web高速缓存服务器在实际工作环境下性能很差,通过分析,发现网络I/O操作是一个主要瓶颈.实现了一个整合了event poll事件驱动机制的Web高速缓存服务器,它大幅度地提高了系统处理客户请求的能力,解决了系统处理网络I/O操作的瓶颈问题.     

串口控制管理器在网络设备管理中的应用

介绍利用串口控制管理器（CCM）更加有效地实现了对网络实验室中众多网络设备的管理。网络实验室中的一部分网络设备用于局域网构建,而另一部分用于实验。通过在局域网中加入CCM,可以使互联设备、实验设备和学生机有效分离,实现分组独立实验、独立管理的需求。又可以通过CCM的互联,形成统一的实验室网络环境,以便使用管理软件对所有设备进行统一管理。     

基于二维数据DRAM访问的缓冲管理器设计

根据DVD数据处理速度的要求和纠错数据块的特征,提出一种基于数据重排的数据访问管理方式,实现高速高效DRAM访问的数据缓冲管理器设计,达到比较高的RS PC行和列译码速度,以实现全程流水线处理的RS PC译码器设计.本设计采用MT4 8LC8M 16A2 ,可以达到二维数据访问方式,其DRAM带宽80Mbyte×16bit/s ,满足RS PC译码4 0Mbyte/s码字处理的缓冲要求,该设计为其他二维结构数据的DRAM访问提供一种可供参考的设计方法,具有很好的实用性.     

微处理器段高速缓存器加载算法及设计

段高速缓存器加载是微处理器保护方式下多任务调度、虚拟段式存储器管理及指令集使用频度较高的部分。文中探讨了段高速缓存器加载的数据结构和定义 ,给出了保护方式下段高速缓存器加载算法 ,提出了用于段高速缓存器加载的保护测试单元的细胞群结构。最后 ,用 EDA工具SYNOPSYS对段高速缓存器加载算法的微程序和段高速缓存器加载的保护测试单元 RTL级的 VHDL描述进行了综合与仿真 ,验证了其设计的正确性与有效性     

嵌入式系统的一个Web管理模型

基于嵌入式Internet技术和Web网络管理技术,针对资源严重受限的嵌入式系统的网络化管理,提出了一个嵌入式Web管理模型,解决了传统管理模型中存在的专用性、复杂性、人机界面和Web化等问题,形成了一个开放的、通用性强的、跨平台的Web管理框架·该模型融合了如下的三种技术:以Web服务器和浏览器(Browser Server)为框架,以简单网络管理协议SNMP管理器和代理(Manager Agent)为其管理方式,为了增加该管理模型的平台独立性,还集成了Java技术·该模型为嵌入式系统管理员在任何时间和任何地点提供了友好的、平台无关的、易于使用的远程监控嵌入式设备的方法·最后,对管理系统和被...     

Java虚拟机中的动态锁cache优化

Java虚拟机在运行过程中使用即时编译器编译Java程序的热点方法,然后直接执行热点方法的本地代码.锁cache机制允许Java虚拟机将编译方法的本地代码锁在cache中,以提高编译执行时的指令cache命中率.通过分析Java虚拟机中编译方法的调用规律,得到编译方法的活跃时间段、平均大小和内存分布情况.基于编译方法的调用规律,给出Java虚拟机中的动态锁cache优化方法.在Java热点方法的活跃期将其本地代码段锁在cache中,以减少cache失效.最后,在龙芯3A的HotSpot虚拟机上实现了动态锁cache优化方法.实验结果表明,Java虚拟机中的动态锁cache优化方法能够使SPECjvm2008运行时的cache失效次数平均降低8.5%,性能平均提升4%.     

深亚微米和3D背景Cache延迟设计与模拟关键技术

研究了深亚微米和3D条件下的cache访问延迟的设计和模拟技术.对不同容量、不同关联度、不同技术的cache进行了模拟.实验结果显示,深亚微米条件下,互联网络成为影响cache访问延迟的重要因素,40 nm工艺下它可占cache总访问延迟的61.1%;tag比较器的延迟对cache访问延迟的影响可达9.5%.但后者并未得到已有模型的重视.鉴于此,对已有的cache访问延迟模型进行了改进.基于3D条件下多核处理器最后一级大容量cache(L3C)的容量不断增长的趋势,eDRAM在功耗和面积上的优势使其更具吸引力.模拟结果显示,在容量为1 MB, 4 MB及大于16 MB的L3C设计下,相同容量的eDRAM cache延迟比SRAM cache小,差值为8.1%(1 MB)至53.5%(512 MB).实验结果显示,未来3D多核处理器设计中eDRAM是设计L3C的更佳选择.