基于FPGA的VGA图像控制器的设计与实现

VGA（视频图形阵列）是一种标准的显示接口，伴随着嵌入式系统的迅速发展，尤其是高速图像处理的发展．埘可以将实时图像处理进行显示有了更多的需求．这里依据VGA接口原理采用了Verilog HDL语言对Altera的Cyclone系列FPGA（现场可编程门阵列）进行了设计，并验证了结果。通过采用FPGA设计VGA接口可以将要显示的数据直接送到显示器，节省了计算机的处理过程，加快了数据的处理速度，节约了硬件成本。     

基于FPGA的高速数据传输方案设计与实现

为解决目前信号处理系统中数据传输的瓶颈问题,设计并实现了一种基于可编程门阵列(field programmable gate array,FPGA)的高速实时数据传输方案。该方案借助Xilinx FPGA的ChipSync技术,稳定地完成了数据的串化/解串,以及通信链路相对延迟的精确测量和调整。同时,利用提出的数据传输同步方法-系统同步和串行低压差分信号(low-voltage differential signaling,LVDS)总线技术实现板卡间大量数据的高速传送,有效地保证了多通道传输的同步性和可靠性,并大大降低了系统互联的复杂度和系统成本。     

一种CCD图像相关处理系统的FPGA+DSP实现

在卫星观测系统中,CCD相机对高精度图像实时跟踪时,为得到高信噪比高分辨率的图像,必须对图像进行实时相关处理.而现有软件实现速度不高,不能实现其实时性.本文在分析图像相关处理快速算法的基础上,使用Altera的Quartus Ⅱ软件,完成了其中的核心模块--FFT算法的硬件实现,提高了处理速度;并运用DSP处理器,设计了一个基于FPGA的实时数字图像处理系统.文中给出了系统的硬件电路和软件算法模块.仿真和调试结果表明:用FPGA与高速数字信号处理算法的结合,可以满足系统对图像进行实时处理的要求.     

具有路由功能的光纤链路接口卡在机群系统中的应用

用现场可编程门阵列（FPGA）实现了一种应用在环形网络结构机群系统中的高带宽、低延迟和具有转发路由功能的专用光纤互连环形网络链路接口卡，在硬件上即实现了光纤环网中链路数据包的地址判断、路由和转发，使该链路接口卡不仅工作于链路层，还工作于网络层、在四结点的环形网络机群系统中和LINUX操作系统环境下，分别测试了软件转发路由时间和利用该链路接口卡硬件路由往返时间，通信延迟平均降低了45.6%，提高了机群系统中结点间的有效通信带宽。     

基于FPGA的非均匀信道化接收机的实现

阐述了基于多级滤波器组信道化接收机实现信道非均匀划分的原理及模型.采用现代DSP Builder设计工具和FP-GA硬件平台,对模型中关键的复信号多相滤波器组信道化接收机(PFCR)进行了4信道的设计实现.实验结果表明,采用FPGA可实现多信道非均匀划分.     

基于CORDIC算法的QDDS信号发生器设计

文章提出了一种采用CORDIC算法实现QDDS信号发生器的设计方法;设计采用VHDL语言描述硬件电路和CycloneⅡ系列FPGA开发平台实现,通过Synplify Pro进行优化综合和Modelsim SE验证.设计结果表明采用CORDIC算法设计的QDDS信号发生器具有运算速度高、电路规模小的特点,优于常用的查表法...     

Buck型DC-DC变换器中单输入模糊控制器的设计与实现

提出了一种简化的用于数字控制DC-DC变换器的模糊控制算法——单输入模糊控制算法.通过在算法中引入符号距离法,将常规模糊控制算法中的2个输入简化为单个输入,从而使相应的模糊规则条数明显减少.在此基础上,采用FPGA设计了单输入模糊控制器,并进行了系统验证.测试结果表明,在输入电压为2.7～3.5 V、输出电压为0.8～1.5 V的Buck型DC-DC开关变换器中,系统的建立时间小于150 ms,稳态误差小于10 mV.与常规模糊控制器相比,这种单输入模糊控制器具有设计、调节和硬件实现简单等优势,因而有望在数字控制DC-DC变换器中得到广泛应用.     

一种基于FPGA快速进位链的时间数字转换电路

设计了一种基于FPGA快速进位链的时间-数字转换电路.该电路采用延迟内插技术,引入双链结构消除建立/保持时间对寄存器阵列输出结果的影响,并采用半周期平均延迟测试法,在Xilinx Virtex-4芯片上实测获得了59.19ps的分辨率.该电路采用使能控制模块将寄存器阵列输出结果的锁定时间控制在一个时钟周期内.使用FPGA Editor软件对该电路中单级延迟宏单元进行配置,并利用用户约束文件替代传统的手工布局布线,使得电路具有可移植性.此外,利用该电路对实测芯片中的CLB组合开关参数进行了测试,结果满足数据手册中提供的参数值的范围.     

SEC-DED海明校验码算法研究及其FPGA实现

采用Multisim 11实现了SEC-DED海明码的编码、译码和纠错电路,并给出其相应时序仿真波形图.结果表明：其功能能满足SEC-DED的需要,为FPGA快速准确实现SEC-DED校验码提供了一种占用资源少、校验可靠高速的方案.     

基于轮询机制的Utopia接口设计与实现

针对多个物理层传输芯片(PHY)、单ATM层的应用情况,分析了Utop ia level 2接口时序,基于现场可编程门阵列(FPGA)设计并实现了轮询机制的Utop ia接口逻辑,给出了时序仿真结果。设计了一种ATM同高层协议的接口逻辑并给出了进一步减小轮询操作开销的方法。同传统单端口模式相比,节约了75%的逻辑资源和引脚。测试结果表明,4个物理层单元能以155 Mbps的速度双向并行通信,可为模块化设计提供参考。