全文获取类型
收费全文 | 525篇 |
免费 | 19篇 |
国内免费 | 30篇 |
专业分类
系统科学 | 29篇 |
丛书文集 | 13篇 |
现状及发展 | 4篇 |
综合类 | 528篇 |
出版年
2024年 | 2篇 |
2023年 | 14篇 |
2022年 | 10篇 |
2021年 | 16篇 |
2020年 | 15篇 |
2019年 | 10篇 |
2018年 | 3篇 |
2017年 | 12篇 |
2016年 | 11篇 |
2015年 | 20篇 |
2014年 | 33篇 |
2013年 | 33篇 |
2012年 | 33篇 |
2011年 | 42篇 |
2010年 | 42篇 |
2009年 | 30篇 |
2008年 | 40篇 |
2007年 | 36篇 |
2006年 | 43篇 |
2005年 | 43篇 |
2004年 | 20篇 |
2003年 | 28篇 |
2002年 | 14篇 |
2001年 | 12篇 |
1999年 | 3篇 |
1998年 | 3篇 |
1997年 | 1篇 |
1996年 | 2篇 |
1995年 | 2篇 |
1994年 | 1篇 |
排序方式: 共有574条查询结果,搜索用时 31 毫秒
51.
针对动态直方图均衡(dynamic histogram equalization,DHE)算法处理效果不理想和算法应用不灵活的问题,提出了一种基于改进型自适应直方图均衡化算法的现场可编程逻辑门阵列(field programmable gate array,FPGA)硬件加速器的设计方法.该硬件加速器对直方图均衡化算法做了改进,实现了自适应地限制对比度拉伸;并且充分利用FPGA的并行体系架构和丰富的块存储资源的优点,采用规则的模块化的设计方法完成了设计.实验结果表明:改进的算法不会产生过度增强、放大噪声、丢失图像细节的现象;设计的硬件加速器在充分节约硬件资源的前提下能较好地满足实际应用的需求;在实时图像处理中一帧图像的处理时间约为0.1 ms,使图像增强算法在图像实时处理中的应用更加灵活方便. 相似文献
52.
为了解决北斗卫星接收机中传统并行频率捕获算法傅里叶变换需要处理的数据量大而影响卫星信号捕获速度的问题,提出了一种基于相干降采样的北斗信号快速捕获算法。利用FPGA+DSP(高速数字信号处理器+现场可编程逻辑门阵列),在传统的并行频率捕获算法中加入相干降采样模块,当信号进行载波剥离和伪码剥离后,通过降低采样频率的方式减小傅里叶变换需要处理的数据量,再对卫星信号进行三维搜索。结果表明,理论上所提算法计算量减少了80%以上,对实际北斗信号进行捕获时,平均每颗星的捕获时间为9.95 ms,内存资源消耗相比于传统并行频率捕获算法减少了42%。因此,新算法能在节约资源的同时有效提高捕获速度,可为进一步提高软件接收机的捕获性能提供参考。 相似文献
53.
方惠蓉 《哈尔滨师范大学自然科学学报》2015,31(2):72-76
主要探讨基于FPGA的prewitt边缘检测的实现,分析prewitt边缘检测算法处理图像的效果.据FPGA的并行流水线性以及FPGA处理简单方便,结合Prewitt边缘检测算法的基本原理,利用FPGA对其进行了设计、实现,通过quartus II软件进行编程,利用modelsim、matlab软件进行仿真和数据获取,最后利用以上获取的数据通过matlab进行图像处理. 相似文献
54.
近年来, 云计算和大数据处理迅猛发展, 现场可编程门阵列(field programmable gate array, FPGA)由于拥有独特的并行处理能力, 已在大数据处理中得到广泛应用. 而通信网络的好坏会直接影响大数据处理的性能, 基于此提出一种基于IP协议的FPGA万兆可靠保序互联通信系统, 基于三指针环形缓冲池以及并行序号管理实现线速万兆数据通信, 利用硬件超时重传机制实现可靠数据通信. 该系统与用户接口采用先进先出(first in first out, FIFO)队列方式, 接口简单; 采用IP协议进行通信, 使得通信协议开销较小, 具有良好的系统扩展性; 实际传输速率可达9.33 Gbit/s. 相似文献
55.
三目立体视觉外极线校正及其FPGA实现方法 总被引:1,自引:0,他引:1
提出一种三目立体视觉外极线校正的快速算法.3个摄像机呈直角三角形配置,且已知摄像机透视投影矩阵.根据校正基本约束确定校正后的图像平面,利用图像不变形约束计算校正所需的三阶矩阵,用于在平面仿射坐标系下对图像进行重取样,使图像的行列对齐.给出了基于FPGA的实时计算三目立体视觉外极线校正的硬件实现方法.在时钟频率为60 MHz,图像可分辨的像素数为640×480时,三目立体视觉外极线校正速度达到48帧/s. 相似文献
56.
以非线性组合函数和线性反馈移位寄存器(LFSR:Linear Feedback Shift Registers)为基础,利用可编程逻辑门阵列(FPGA:Field-Programmable Gate Array)设计了一个高速加密芯片.该芯片既能满足密码学领域对密钥序列的高质量要求,又能满足保密通信领域高速度要求.介绍了加密芯片的设计理论、设计过程、加密芯片安全性分析和硬件实现,最后对密钥流进行了随机性统计测试. 相似文献
57.
《合肥工业大学学报(自然科学版)》2021,44(8)
为了适应便携式应用场合卷积神经网络(convolutional neural network, CNN)硬件加速器片上学习功能的需要,文章设计了一种多核并行运算的CNN硬件加速器,利用运算器内嵌缓存结构与运算过程分割和数据复用,减少运算器和存储器之间的数据交互,提高CNN运算的并行度,提升训练和推理过程的效率。该架构包含1组二维运算阵列和激活函数运算模块,以及相应的数据分配器和指令存储器;以1个16单元的CNN加速器设计为例,验证了所设计CNN加速器架构运行多种CNN模型时的性能和运算准确性。实验结果表明,文中提出的加速器架构与Intel9400F CPU相比,最大误差为8.043 7×10~(-6),识别精度下降0.63%,运行速度提高7.67倍。 相似文献
58.
59.
设计了一种基于直接数字频率合成器(direct digital frequency,DDS)与现场可编程门阵列(field programmable gate array,FPGA)的雷达目标模拟系统频率源方案。采用自顶向下的设计方法开发系统控制代码。对DDS控制字计算公式转换,有效地解决了浮点乘法运算等效成高精度的定点运算。实现了分辨率为10 kHz,500 MHz带宽的全频段捷变,脉内线性调频信号带宽按照25 Hz步长和调频时间按照10 ns步长大范围控制的X波段频率源,频率捷变时间达到900 ns,并给出了具体实验结果。 相似文献
60.
研究了准循环低密度奇偶校验 (quasicyclic low density parity check, QCLDPC) 码及最小和译码算法,设计了合理的非均匀量化译码方案。充分利用准循环LDPC码校验矩阵的准循环结构特点,设计了一种低存储量准循环LDPC码的译码结构,详细描述各部分组成及功能。基于最小和译码算法及非均匀量化方案,给出了纠错性能的模拟测试结果。按照该译码结构在Xilinx公司的XC3S2000器件上实现了码长为9 216、码率为1/2的准循环LDPC码译码器。FPGA(field programmable gate array)实现结果表明,与传统译码结构相比,该译码结构可节省约30%的存储空间,在性能与实现复杂度间取得了较好的平衡。 相似文献