一种应用于时间交织模数转换器的低抖动延迟锁定环

设计了一种适用于时间交织模数转换器的低抖动延迟锁定环,实现了12相时钟输出和6倍频输出功能.论文提出了一种基于信号通路切换的鉴频鉴相器,有效减小了工艺、电压、温度等对延迟锁定环性能的影响,优化了环路的抖动性能.延迟锁定环采用65 nm CMOS工艺设计,芯片面积90μm×110μm,版图仿真验证其工作频率范围40~110 MHz,电路整体功耗1.6 mW,锁定时间小于1.2μs,均方根抖动为8.1 ps,可满足模数转换器对时钟的要求.论文所采用的切换型鉴频鉴相器,相比于传统的鉴频鉴相器,其输出时钟的均方根抖动减小了19.3 ps.     

应用于全数字锁相环的动态器件匹配与低功耗鉴相技术

提出了应用于全数字锁相环的改进的动态器件匹配技术和低功耗鉴相技术.利用低功耗鉴相技术简化了传统的全数字锁相环的鉴相原理,发明出一种新型的数字鉴相器,降低了数字电路实现的复杂性,降低了功耗;同时,本文所述的应用于全数字锁相环的动态器件匹配技术,降低了电容的工艺偏差对锁相环输出调谐曲线的不利影响,优化了锁相环的性能.该全数字锁相环采用TSMC 0.13μm CMOS工艺进行设计,仿真结果表明,本文所述的低功耗鉴相器功能正确,可使全数字锁相环正确地锁定在2.4～5.2GHz,本文所述的基于改进算法的芯片中鉴相器部分具有传统架构鉴相器53.2%的功耗与66.5%的芯片面积.测试结果表明,动态器件匹配技术使振荡器的输出调谐曲线(本文指输出频率与DCO调制字码值的曲线关系)更加接近理想情况.     

一种用于多通道10 Gbit以太网接口的CMOS 3.125 Gb/s接收器

介绍了一种单片集成的3．125 Gb／s接收器的设计,它适用于IEEE 802．3ae四通道10Gb／s以太网接口．电路采用了多相时钟结构和并行采样技术以降低电路速度要求．电荷泵采用了常跨导偏置技术以降低环路对工艺、电源电压和温度变化的敏感度．时钟数据恢复电路采用1／5速率时钟降低振荡器的设计难度,时钟恢复的同时完成1：5解串功能,降低了电路功耗．电路采用0．18μm CMOS工艺设计和仿真,总体功耗为95mW,625MHz恢复时钟的输出抖动小于75ps,电路在3．125 Gb／s的数据率和各种工艺角下工作正确．     

一种性能优良的新型单音解码器

给出一种新型的单音解码器，它由单片机外部硬件及内部程序组成的锁相环单音同步电路在交相干解码器两部分组成，其解码频率可由程序任意设置，解码灵敏度高，速度快，Ｓ／Ｎ为１２ｄＢ时解码时间小于１８ｍｓ，工作稳定可靠，已用于多种通信设备中。     

取样锁相环中的奇异吸引子及混沌

本文研究取样锁相环中的奇异吸引子及混沌现象,通过计算机模拟系统方程,我们观察到了系统的奇异吸引子,奇异吸引子的自相似性结构,系统对初始条件的灵敏依赖性,从而证实了取样锁相环系统中存在混沌。     

锁相环路稳频的研究

锁相环路在现代电子技术中应用十分广泛。本文介绍环路的稳频措施,重点研究环路的锁定能力及锁定条件。     

基于三态鉴频鉴相器的锁相环设计

为了给混频器模块提供合适的固定本振信号,采用三态鉴频/鉴相器和有源环路滤波器,设计了2.56GHz的锁相环电路,给出了一种差分有源环路滤波器的设计方法,经制作PCB板验证,单边带相位噪声达到了预期的指标。     

555电路在黑白电视机中的应用

论述了用５５５压控多谐振荡器取代黑白电视机行振荡与行推动级的可行性，并给出一个用５５５电路构成的行扫描电路．     

和差数字鉴相分析

分析了单脉冲跟踪雷达和差通道相位差及Ｉ、Ｑ不正交性对角误差信号符号判别的影响。假设和差通道相位差为θ,Ｉ、Ｑ不正交性相位差为φ,则当θ＋ φ＜ π／２时,和差数字鉴相角误差信号符号判别正确,说明和差通道相位不一致性及Ｉ、Ｑ不正交性对角误差信号符号判别影响不大     

线下引发线上：非遗微博传播效果的影响因素及实证分析

提出一种新型全数字鉴相器结构.该结构消除了亚稳态影,并通过采用特殊的延迟链结构,大大减少了模块的面积.将此结构应用于一款65nm low leakage工艺下工作频率在100~400MHz的全数字DDR接口模块,总面积4 298μm2,DLL面积2 350μm2.芯片的测试结果验证了设计的准确性,与传统的结构相比本模块面积较小,且由于其全数字电路的特点具有较好的可移植性.