用于高速PLL的CMOS电荷泵电路

提出了一种应用于高速锁相环中的新型CMOS电荷泵电路．电荷泵核心部分为一带有参考电压电路的双管开关型电路,并对运放构成的反馈回路进行了改进,降低了电荷泵输出电压的抖动．电路采用chartered0．35μm 3．3 V CMOS工艺实现,模拟结果表明电流源输出电压在1～3V区间变化,其输出电流基本无变化,上下电流的失配率小于0．6％,具有很高的匹配性．在3．3V电源电压下,电荷泵输出电压的范围为0～3．1V,具有宽摆幅和低抖动（约0．2mV）等优点,能很好地满足高速锁相环的性能要求．     

一种高频谱纯度合成信号源实现方案

针对利用低相位噪声、细分辨、高频谱纯度信号产生的精密测量、信号分析等应用场合,提出了一种应用直接数字频率合成和多个锁相环相结合的高频谱纯度合成信号源实现方案。该方案利用直接数字合成、小数分频锁相、高速数字鉴频鉴相、低噪声环路滤波等频率合成技术来降低相位噪声、杂散和提高分辨力,使合成信号源整机的各项技术指标均有较大提高。给出了实现方案的原理图和试验结果,通过硬件验证了该方法的有效性。     

超前滞后型数字锁相环LL-DPLL在FPGA／CPLD中的实现

研究超前滞后型数字锁相环的系统原理．讨论了数字信号在3个功能模块超前滞后的原理，给出了它们在FPGA／CPLD中实现的方式，为需要全数字锁相环控制的设备提供了一种可行的电路设计方案．     

应用于有源相控阵的锁相环分频器设计

文章基于130 nm SiGe BiCMOS工艺设计实现了一种1×7的二分频器链,链路前四级采用电流型逻辑(current mode logic,CML)实现,后三级采用电压型逻辑(voltage mode logic,VML)实现;并设计了电平转换模块,解决2种形式电路匹配问题,实现链路前后的级联.此外完成了分频器链...     

信号源鉴相技术

本文介绍了信号源鉴相技术，以及在调试过程中遇到问题的解决方法。     

脉冲锁相环的稳定条件

本文论证了一些常见的脉冲锁相环路的稳定条件。并给出了实现环路稳定工作的方法。     

一种基于FPGA的数字锁相环测速实现方法

通过锁相环路的应用介绍,说明了全数字锁相环的优点,详细讨论了如何在FPGA中利用Verilog语言VHDL语言混和实现全数字锁相测速方案和利用锁相环DPLL中,可逆计数器模值的能修改特性,来控制DPLL的跟踪补偿和锁定时间,DPLL的中心频率以及消除"纹波"的方法.     

锁相环用CMOS鉴频鉴相器及电荷泵的实现

锁相环(PLL)是一个闭环相位自动控制系统，能够利用一个精确且稳定的频率产生一系列频率准确的信号，为系统内部的其它模块提供稳定的高频时钟．鉴相器是锁相环路中不可缺少的重要组成部分，为了改善传统鉴相器捕获范围小、捕获时间长的问题，本介绍一种增加频率检测的鉴相器及电荷泵的设计方法。     

雷达系统中基于VHDL的改进型全数字锁相环

介绍了锁相环的应用,工作原理及发展前景,对传统的锁相环进行改善,新的锁相环主要改善了传统锁相电路中鉴频鉴相范围低,计数器的模数范围变化窄,模数范围改变不灵活等缺点,并将其应用在雷达系统中,应用VHDL技术进行锁相环路各部件的仿真,从仿真结果可以明显的看出改善后的锁相环的优越性。     

一种新型快速全数字锁相环的研究

提出了一种具有自动变模控制的快速全数字锁相环。该系统利用鉴相器的输出信号进行快捕区、慢捕区和锁定区的切换，并通过对数字环路滤波器的模数进行自动调节，来实现对环路带宽的实时控制。它能够有效地克服环路捕捉时间与抗噪声性能的矛盾。具有同步建立时间短、抗干扰能力强、静态相差小和易于集成等特点。该文介绍了该锁相环的原理和实现，并对其性能进行了分析和计算机仿真。