CSFQ算法分析与改进

本文通过对核心无状态公平队列调度（CSFQ）算法进行分析,提出了一种基于公平策略的FCSFQ算法,通过动态阈值缓存管理机制,根据缓冲资源的占用率和数据流的到达速率共同决定丢包概率,减少了无谓、不公平丢包现象。根据非响应流UDP数据包空间分布特点,当网络处于拥塞时增加CHOKe机制对缓存进行管理,有效解决了响应流TCP和非响应流UDP之间的不公平问题。     

几种基于词典的中文分词算法评价

基于词典的中文自动分词是中文信息处理的基础.按照使用计算机缓存的优化原则,分析了几种典型的分词词典机制,指出了其中的一些问题.改进了整词二分法,极大地提高了速度.结合哈希索引和PATRICIA tree搜索算法,提出了一个综合最优化的中文分词系统.     

考虑零注入约束的双线性WLAV状态估计

零注入节点功率失配量对电力系统安全评估有着重要影响,为减小零注入节点的功率失配量,提出了考虑零注入约束的双线性WLAV(Weighted Least Absolute Value)状态估计方法,该方法将零注入约束以等式约束的形式添加到双线性WLAV状态估计中。基于IEEE标准系统,采用零注入约束的双线性WLAV状态估计方法对国内某省网进行仿真,结果表明:该方法既能保留基于内点法的双线性WLAV状态估计原有的计算效率高的优点,又能减小零注入节点的功率失配量,且抗差性能有一定程度的提升。     

内存集群计算:交互式数据分析

本文围绕大数据分类中决策数据的管理和分析进行展开.重点分析了大数据时代关于商务智能(Business Intelligence,BI)技术新的应用需求;讨论了计算机硬件和体系结构的发展为决策数据管理和分析带来的挑战和机遇;通过对新兴典型应用的分析和相关技术和系统特点的总结,说明了基于内存计算的高性能数据管理和分析技术是当前亟待解决的问题,具有广阔的应用前景.在全内存式(in-memory)数据管理环境下,网络通讯将成为整个系统的主要瓶颈.结合内存的特点(数据易失性、内存墙瓶颈),设计针对高性能服务器的无共享分布式内存系统拓扑结构;研究面向异构、多层次缓存和内存结构的分布式数据布局与索引策略,跨核、跨处理器、跨服务器的多粒度并行处理框架,缓存感知、内存感知的分布式数据一致性维护等关键技术,轻量级面向按列存储的数据压缩机制及压缩感知的数据处理机制,将是基于内存计算的高性能数据管理与分析技术的重点研究内容,并将最终实现实时交互式分析处理.     

基于Cache网络数据的数据缓存技术研究

通过对目前数据缓存技术的分析和研究，提出和设计了一种针对于高速局域网分布式数据缓存系统，即基于Cache网的数据缓存系统。旨在进一步提高数据缓存系统的性能，通过减少网络传输时间，均衡网络负载，实现提高客户机／服务器网络系统的检索效率。其主要思想是在网络的各个节点上建立数据缓存区，并实现对这些缓存区统一调配和管理。文中对其缓存性能进行了分析，并和其它缓存系统进行了比较，从而论证了该缓存系统的有效性。     

大规模流媒体服务间隔缓存策略的性能预测模型

静态分析模型能在负载固定的情况下预期不同因素对缓存算法性能的影响,为解决该模型在动态负载下预测精度不高的问题,结合实际用户访问行为研究,采用负载拟合的方法对此问题进行探讨,并提出了一种针对变动负载的间隔缓存类算法的动态性能模型。该模型可更准确估算系统实际性能,从而为用户控制等策略提供参考。实验结果表明,静态模型的缓存命中率预测结果比实际高70%以上,而该模型则能适应负载的变动,预测结果与实际结果差别在10%左右。     

基于Bank地址的IABA冲突分析及优化

为了降低物联网应用中用于关键事务控制的硬实时任务的最坏情况响应时间(WCRT),提出了一个基于任务地址分布的bank冲突优化框架.该框架从以下两个方面改善硬实时任务的WCRT:借助任务访问缓存地址因素约束bank冲突条件,并借此收敛任务的最差情况执行时间(WCET);基于任务访问缓存的地址分布特征优化地址映射降低冲突延迟时间.实验结果表明,所提方法分别可提升平均18.15%的冲突延迟估值以及减少大约20%的冲突延迟时间.     

TIADC中采样时间失配误差的反馈式校准技术

文章针对时间交织模数转换器(time-interleaved analog-to-digital converter, TIADC)通道间采样时间失配误差的校准,提出了基于最小均方(least mean square,LMS)自适应迭代提取采样时间误差的通用方法,并据此设计了一种基于互相关原理的反馈式校准结构,该结构可实现过奈奎斯特频域的宽带宽单频输入信号的校准,且适用于任意通道数;建立了一个1 GS/s的12-bit TIADC模型以仿真验证,当输入信号归一化频率f_in/f_s=0.474时,校准后的有效位数(effective number of bits,ENOB)从4.64 bits提高到11.96bits。该文对于此类反馈式全数字后台校准技术的实现具有借鉴意义。     

基于RISC-V的IOMMU设计

在半导体技术受到管控的背景下,实现芯片的完全自主可控已成为现今半导体技术发展的重点.由于RISC-V具有开源、应用广泛的特性,研究RISC-V架构对于我国微处理器的自主可控具有重要研究意义.在微处理器系统中,由于物理资源的有限性和直接访问存储可能潜在危害, DMA访问I/O设备时将会受到诸多限制,从而影响访问性能.目前主流的方法是通过将I/O事务虚拟化,可以很好地解决这一问题.本文首次提出了一种基于RISC-V的I/O虚拟化架构,极大地加速了I/O访问进程,仅花费几个时钟周期就可快速完成I/O设备对内存的DMA请求.本设计将来可以作为IP,集成到RISC-V架构的处理器中,加速I/O设备对内存的访问.     

ARM926EJ-S处理器中Cache一致性问题的探讨

在基于高性能ARM 处理器的SoC结构中,Cache致性问题是系统稳定运行的潜在威胁,消除该障碍是 系统设计师必须解决的问题。介绍了ARM926EJ-S处理器内Cache的工作原理以及基于该处理器的典型SoC结 构,重点论述了产生Cache致性问题的原因,并提出具体的解决方法。相关测试表明该方法切实可行,能够有效 避免数据不一致情况的发生,已被成功应用于课题项目中。