Viterbi译码器的FPGA设计实现与优化

在分析Viterbi译码算法基础上，采用一种新的流水结构设计Viterbi译码器的ACS模块．合理安排幸存路径的读写，采用单指针回溯算法译码输出，最终在Xilinx ISE上完成了约束长度为9的Viterbi译码器的FPGA设计．仿真实验结果表明，设计的译码器在资源消耗上有较大优势．     

TD-SCDMA系统中维特比译码器的硬件实现

TD-SCDMA系统中采用约束长度为9的卷积编码作为信道编码方案之一，维特比译码器是一种人们广泛采用的卷积编码的解码器；通过分析卷积编码及维特比译码的过程，介绍了一种适合TD—SCDMA系统中软判决维特比译码器实现的硬件结构，此结构也适用于WCDMA等无线通信系统的维特比译码器的设计。     

TD-SCDMA系统中ASN.1编译码器的设计和实现

为了解决传统ASN.1(abstract syntax notation one)编译码工作中存在的缺陷,根据TD-SCDMA中ASN.1编译码原理,提出利用编译器自动生成工具another tool for language recognition(ANTLR),设计了一个ASN.1描述代码的编译器,实现从ASN.1源代码到CSharp(C#)语言数据结构的映射,其中包含完整的编译码所需信息,且便于访问。通过调用独立的编译码算法函数,从数据结构中提取相应的参数完成编译码。实际应用表明该编译系统减省了繁复的人工翻译描述代码工作,提高了ASN.1编译码的效率和准确率。     

编译码器在数据采集系统中的应用

本文介绍编译码器电路的应用,同时给出了一个在数据采集系统中的应用实例     

维特比译码的双读出回溯算法及ASIC实现

在分析维特比译码器回溯算法的基础上，归纳出回溯算法的规律，提出了双读出回溯（ＤＲＴＢ）算法。计算表明，ＤＲＴＢ算法在不增加硬件开销的情况下，使回溯运算速度达到原来的４倍。本文还介绍了基于ＤＲＴＢ算法幸存路径存储器单元（ＳＭＵ）的ＡＳＩＣ结构和物理设计。对半导体集成电路的测试表明，本文提出的ＤＲＴＢ算法及电路结构是成功的。     

电话语音智能自动报警系统

主要介绍一种以单片机80C51,ISD1420P语音录放电路、拨号电路及LM567通用音调译码器集成电路为核心,通过电话机实现的远程智能报警系统.该系统实用性强、功能灵活多样,易于扩展,可广泛应用于家庭、办公室、仓库、金融单位等安全防盗报警.     

一种降低连续相位调制检测复杂度的方法

连续相位调制的最佳检测方法为最大似然序列检测,传统的实现方法复杂度随着h的减小、L和M的增大而大幅度增加.该文给出了一种降低连续相位调制检测复杂度的方法,将Laurent次优检测与M算法相结合,从匹配滤波器的个数和状态网格图的状态数两方面简化系统,计算机仿真结果表明,在误比特率性能十分接近传统方法的情况下,CPM的检测复杂度得到了明显的降低.     

高速并行BCH译码器的VLSI设计

提出了一种用于光通信前向纠错码译码的高速并行二进制BCH(Bose-Chaudhuri-Hocquenheim)译码器的电路结构。同时提出了一种新颖的伴随式并行计算的结构,该结构面积小速度快。针对纠错位数为3的情况,基于直接求解的判决树算法,推导出一组易于硬件实现的无除法的错误位置判决多项式,该推导方法可用于纠错位数少于5的情况。基于提出的并行结构,在SIMC0.18μm的标准CMOS工艺下,实现了8位并行处理（4359,4320）BCH的译码器,结果表明在面积为0.31mm²时,时钟频率可以达到248MHz,是串行译码器数据吞吐量的8倍,而面积不到串行译码器的2倍。     

STEP-NC仿真系统研究

为满足STEP-NC数控系统研究的需要,提出基于STEP-NC仿真系统的方案.该系统采用模块化设计,译码器由解析模块、建模模块和路径规划模块构成,根据STEPNC程序特点完成程序解析、加工类库模型建立和刀具路径规划功能,其他模块完成实时加工仿真功能.作为独立模块的译码器,其数据接口用于仿真系统与实际数控系统进行数据交换,其路径信息接口设计为直线和圆弧两种单元类型,作为仿真和加工的计算依据.仿真和加工实验证明该仿真系统运行正确,说明基于STEP-NC仿真系统及译码器可以作为独立的功能模块嵌入数控系统.     

非规则低密度奇偶校验码译码器的结构设计和优化

提出了一种通用的非规则低密度奇偶校验码译码器,可适用于通过单位阵准循环移位扩展构造的任意行重非规则LDPC码.该译码器通过调整译码存储单元的存储内容而节省了一个交织网络.同时,针对处理非规则LDPC码译码过程中由行列重差异所引起的流水冲突,提出了优化的插入空闲等待时钟周期方法以及预处理方法,有效地避免了流水冲突,从而保证了该译码器的高吞吐量以及译码性能.