级联LDPC编码的协作MIMO系统研究

为满足无线传感器网络应用MIMO技术的需求,构建了基于分簇的协作MIMO系统,并对传输过程进行了分析.针对系统受发射端簇首节点与协作节点之间信道质量影响较大,存在误码传播的问题,设计了级联LDPC编码的协作MIMO系统,详细分析了接收端LDPC分层译码算法的实现过程.仿真了簇首节点与协作节点之间相同信噪比情况下不同天线数目的误码性能,簇首节点与协作节点之间不同信噪比情况下相同天线数目的系统性能和2发1收、2发2收级联LDPC编码的协作MIMO系统性能,可以推广到多发多收系统.仿真表明:级联LDPC编码的协作MIMO系统可以有效地解决协作MIMO系统误码传播的问题,显著的提高协作MIMO系统的性能.并且仿真中接收端采用的LDPC分层译码算法,在相同仿真条件下,与传统的BP译码算法相比,收敛速度更快,纠错性能更好.     

基于RADIX 4算法的Turbo编译码仿真分析

现代通信系统对数据传输速率的要求不断提高,在第三代移动通信系统 TD-SCDMA中,一般意义的Turbo译码算法性能越来越不能满足实际的需要,通过研究Turbo码结构和编译码方法,对基于RADIX 4算法的Turbo译码进行了理论阐述和性能分析,结果表明新算法在复杂度和性能损失不大的情况下,译码速度和减少功耗方面有了较大的提高,证明该方法具有很好的实用价值.     

斜纹结构的编织卷积码性能分析与仿真

主要研究了斜纹结构的编织卷积码（WCCs）在编码设计中活性距离和交织器对其性能的影响。通过系统仿真,结果表明在AWGN信道下,发现斜纹WCCs的系统性能将受到系统传输帧长、编码器归零方式及编码器个数的影响,因此适当地选择了编码器和交织器,能使其误码性能更加优越,且没有错误地板效应。     

一种改善Turbo码选代译码收敛特性的方法

Turbo码可为数字通信系统提供接近信道容量的纠措能力，其迭代译码算法的收敛稳定性是算法能否实用的关键因素之一。针对短长度交织器对随机错误扩散能力弱带来的迭代收敛稳定性差的问题，在Turbo码的常用迭代译码方法的基础上加以改进，利用前后两次迭代序列的信息熵引入选代进步因子以发送迭代译码的收敛特性。给出了迭代步进因子的产生方法并进行了计算机仿真，仿真结果表明，该方法可有效改善短交织长度时Turbo码的迭代泽码收敛特性。     

LDPC 码改进型LBP 译码算法研究

针对LDPC(Low Density Parity Check) 码分层( LBP: Layered Belief Propagation) 译码算法计算复杂度高、不易于硬件实现的问题, 提出一种改进算法。该算法首先引入函数f(x)使LBP译码算法的计算复杂度大大降低; 同时引入具体参数校正因子和偏移因子, 提升译码性能。仿真结果表明, 改进后的算法相比LBP 算法在计
算复杂度降低的同时, 也提升了译码性能, 从而达到了易于硬件实现的目的。     

基于MIMO-OFDM协作系统的中继混合选择合并算法

提出了一种基于MIMO-OFDM协作系统的多中继混合选择合并算法。算法原理主要是采用地理位置信息得到一个性能最优的AF(放大转发中继)中继节点,根据瞬时信噪比门限值或相对最小BER门限值选择符合要求的多个DF(译码转发中继)中继,所选择出来的最优AF中继和多个DF中继将协作MIMO-OFDM系统完成信号的转发,最后在目的节点处对直传链路信号和中继链路信号进行最大比合并(MRC)。对该算法进行了理论分析,并研究了该算法对系统误比特率性能的影响,并在MATLAB上进行链路级仿真分析比较。仿真结果表明所提出的多中继混合选择合并算法能有效提高空间分集增益,从而降低系统误比特率。     

一种改进的Turbo码译码算法及其FPGA实现

为有效降低Turbo码在硬件实现时的译码复杂度并减少其存储资源消耗,将现有Turbo码译码算法中Log-MAP算法和Max-Log-MAP算法进行融合改进,提出一种适于并行计算的改进Max-Log-MAP算法,即在译码计算中间参数的过程中,只将具有多个输入变量的max*(·)运算简化为取最大值的max运算,而对具有2个输入变量的max*(·)运算进行精确计算. 仿真结果表明,改进Max-Log-MAP算法的复杂度可以接近Max-Log-MAP算法,而性能接近Log-MAP算法. 将采用新算法的Turbo码编译码器在现场可编程门阵列(FPGA)上实现,并应用于低轨卫星通信系统(LED)中的,能在保证Turbo编译码优异性能的同时,获得较低复杂度和较低资源消耗,有利于减小卫星手持通信终端的体积,降低功耗.      

基于FPGA设计数字锁相环

为了能在数字通信系统的接收端对信息进行正确译码,需产生一个用作取样判决的位定时脉冲.对采用数字锁相环提取定时脉冲的方法进行分析,提出了一种由微分超前/滞后型鉴相器构成数字锁相环的Verilog-HDL建模方案和基于FPGA实现该方案的设计过程,给出了仿真结果.以锁相环在CMI线路码译码中的应用为例,验证了该锁相环工作的可靠性.     

基于ME算法的RS译码器的原理和FPGA实现

RS（Reed—Solomon）码是具有很强纠错能力的线性分组码,广泛应用于各种通信和存储系统中。文中设计的译码器采用修正的欧几里德算法（MEA）,并在实现中采用公共项提取算法有效地优化了乘法器,以迭代、复用等方法降低了RS码译码硬件实现的复杂度。并用Verilog-HDL语言实现了RS（255,239）码的译码器各个模块的功能。     

低密度奇偶检验码译码的高效量化算法

为降低低密度奇偶检验码译码的硬件实现复杂度,提出了一种可变步长均匀量化"和积"译码算法。该算法分为两步进行:首先,检验节点和变量节点的外信息都以相同的量化步长进行均匀量化而进行迭代译码;然后,当迭代达到预定的次数时,检验节点和变量节点的量化步长分别乘以和除以预先选定的一个参数。仿真和现场可编程门阵列实现结果表明,与未量化的标准积译码算法相比,该算法的性能损失在0.1 dB以内;与同等性能的算法相比,该算法可以降低50%的硬件规模。