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为在一定的时间限制下得到最少的缓冲器插入数目和连线分段数目,提出了一种深亚微米电路设计方法。该方法通过将传统的可变尺寸驱动连线模型改为缓冲器连线分段模型,得到了最优的缓冲器插入数目和连线分段数目。实验结果表明,在不同的时间限制下,缓冲器数目和连线分段数目是不同的。 相似文献
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在大量仿真数据以及当前集成电路设计工艺的基础上,提出了一种简单互连线负载的有效电容计算模型.该模型基于精确的互连线π模型,考虑了互连线电阻对负载互连线的屏蔽作用,并能与目前常用的器件时延公式兼容.实验结果表明,该模型与电路模拟软件SPICE仿真结果相比较误差小于1.2%. 相似文献
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研究了互补金属-氧化物半导体(CMOS)的栅极驱动电阻-电感-电容(RLC)互联的实际工作模式。采用α-指数模型,对深亚微米CMOS线驱动器晶体管工作区内的片上互联电感效应进行了分析。这项研究表明在缓冲区切换时,线性和饱和的工作模式有可能同时存在,因而饱和区和线性区模型都不能单独用来表征晶体管的工作模式。还提出了一种工作在饱和区的线驱动器的MOS管开关时间部分的计算效率的闭合表达式。相比较具有较宽范围行参数的SPICE仿真来说,提出的公式具有15%的准确性,特别适合CAD工具的实施。 相似文献
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超深亚微米下SoC芯片的物理设计面临很多挑战性的难题,如果仅使用传统芯片设计流程,耗时长且难以达到设计收敛,必须探索新的设计方法学来加速设计进程.以一块0.18μm工艺下200万门的无线数据传输芯片为例,应对超深亚微米下新的设计挑战,论述了在布局规划、电压降、信号完整性、可制造性设计等方面的解决方案,提出了设计方法学上的改进,提高了后端设计的效率和质量. 相似文献
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集成电路进入了超深亚微米领域,金属层增加,线宽减小,使电路的性能和密度都得到了很大的提高,但也引入了愈来愈严重的互连线效应,并最终引发了信号完整性问题.在这其中,串扰噪声是一个关键的问题,论述了TD-SCDMA芯片设计中串扰噪声的成因及影响,介绍了串扰预防、分析和修复的一般方法. 相似文献
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VDSM(超深亚微米)设计中互连线延迟已在电路延迟中起到决定性作用。在前期设计阶段考虑互连延迟问题已是当前研究的重要课题。建立以互连为中心的综合方法是当前的一个棘手问题,尚未有成熟的方法。提出一种面向互连延迟的综合策略,将前期设计定时规划,前期设计的线网规划和布局规划方法相融合,并在不同阶段给出了不同精度和复杂度的定时分析模型。另还给出了一个设计实例对综合策略予以了说明。 相似文献
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采用两管模型分析了新型深亚微米SOI推进型栅控混合管的工作机制,该器件有效地改善了传统MOS器件中提高速度和降低功耗之间的矛盾,并且大大提高了输出电阻.在此基础上提出了该器件的亚阈电流模型.模型中考虑了横向非均匀掺杂对体效应、短沟效应及迁移率的影响.在考虑可动电荷影响的情况下进行准二维分析,求解表面势,进而求出包括扩散分量和漂移分量的亚阈电流.模型计算结果得到良好的验证,正确反映了SOI推进型栅控混合管的电流特性.该模型同时对POCKET注入深亚微米MOSFET的电流模拟有重要参考意义. 相似文献
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用RLC互连线模型实现时钟电路的动态优化 总被引:1,自引:0,他引:1
根据RLC互连线的二极点模型,得到一个简单的估算信号延迟和上升沿的解析表达式,并利用其实现对高速时钟电路动态优化设计,以保证信号在传输过程中不失真;同时设计了一个模拟器来验证时钟电路的性能.模拟结果表明,我们的算法降低了计算的复杂度,缩短了时钟电路优化的时间. 相似文献
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基于新型脉动阵列的RSA密码处理器 总被引:1,自引:0,他引:1
应用于RSA密码系统的蒙哥马利模乘法算法,在专用集成电路实现时可以采用脉动阵列结构。长比特(1024位以上)数据的全局信号传输和乘法器的动态分割问题,对于RSA密码处理器的速度提高是非常重要的因素。作者提出一种基于模块的全局信号广播策略,减少全局信号的影响:通过采用流水化的总线传送全局数据;通过移位寄存器传送控制信号以及用于连续的乘法的中间结果。除了全局时钟之外的信号都被限定在一个模块内部或者相邻的2个模块之间。中国剩余定理(CRT)的采用,将解密速度提高了近4倍,作者提出一种冗余结构,使得在采用CRT时乘法器可以有效的进行动态分割。 相似文献
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郑学仁 《华南理工大学学报(自然科学版)》2002,30(11):81-84
着重介绍对微电子技术发展有重大意义的集成电路关键技术的进展情况,MOSFET结构的探索创新,高K和低K绝缘材料的开发运用,铜布线芯片技术,极紫外线暴光技术以及SoC设计技术等里程碑式的进展,使集成电路朝着规模越来越大,图形线条越来越细,功耗越来越低,工作速度越来越快的方向不断发展,为21世纪IT产业的发展奠定坚实基础。 相似文献