RSA算法硬件实现的几个关键技术

介绍了RSA算法硬件实现的关键技术的基本思想.通过这些技术,可以极大增加算法的运行效率.     

一种基于Skew-tolerant Domino的新型高速加法器

提出了一种新型的基于Skew-tolerant Domino电路的高速加法器结构,与传统的加法器电路比较,该电路可以有效地克服时钟倾斜影响,提高时钟利用效率,降低功耗,可以广泛运用在高性能处理器中。     

用CPLD实现的FIR滤波器

介绍一种在系统可编程逻辑器件（CPLD）设计FIR滤波器的方案,该方案采用Lattice公司ispLSI CPLD芯片,并利用窗函数法实现线性FIR数字滤波器硬件电路的方法,从而提高了FIR数字滤波器的实时性,设计一个十阶低FIR滤波器,并通过软件程序进行仿真验证和硬件实测,结果表明,此电路工作正确可靠,实时性好,灵活性强,能满足设计要求。     

一种新的模2~n+1加法算法及其电路实现

为了提高制约余数系统运算速度的模2n+1加法器的性能,提出一种新的基于自然二进制数系统的模2n+1加法方法,采用简化的进位保留技术、并行超前思想以及条件和选择方法设计实现了快速模2n+1加法器。与传统的基于减一数系统的模2n+1加法器相比,该电路结构可以节省自然二进制数系统和减一数系统转换电路的开销。用SMIC0.13μm工艺实现的32位模2n+1加法器,其节省的面积开销可达传统电路的32.2%,节省的功耗开销可达12.6%,同时速度可以提升39.4%。     

基于改进Montgomery模乘算法的RSA加密处理器的实现

在Montgomery模乘算法改进的基础上，提出了一种实现Montgomery模乘算法的结构，该结构只需使用一个CSA(carry save adder)加法器．与目前使用两个CSA加法器的模乘算法相比，所提出的算法加快了RSA加密处理器的实现，并提高了整个加密系统的时间效率。     

基于4模集合{2~n-1,2~n+1,2~n,2~(2n-1)-1}剩余数转换器设计

针对剩余数系统需要大动态处理范围的问题,提出了一个新的4基数模集合;并给出了相应的剩余数至二进制数转换算法和硬件实现。该算法采用4基数模集合{2n-1,2n+1,2n,22n-1-1},每个模的形式都具有2n±1的形式,模的动态范围达到5n-1;算法基于新中国剩余数定理2实现,模集合的乘法逆元全部属于闭合形式,硬件电路完全基于加法器构成。与同类模集合反向转换器相比,提出的转换器电路完全基于加法器构成,明显减小了转换器的电路延迟,有效地提高了集成度。