高性能64位并行前缀加法器全定制设计

基于64位基4的Kogge - Stone树算法原理,采用多米诺动态逻辑、时钟延迟多米诺和传输管逻辑等技术来设计和优化并行前缀加法器的结构,达到减少了加法器各级门的延迟时间目的.为实现版图面积小、性能好,采用启发式欧拉路径算法来确定块进位产生信号电路结构,采用多输出多米诺逻辑来优化块进位传播信号,采用6管传输管逻辑的半...     

原码两位乘运算器的逻辑实现

以数学推导→算法分析→逻辑设计为线，详细论述原码两位乘运算器的实现过程，使读者深入理解运算器的设计思路。     

改进型进位增长加法器设计

进位增长加法器通常应用于小规模和高速运算的情况。如果输入的位数变大,其运算速度会大幅度的下降,而且由于有很大的扇出而导致消耗很多能量。这篇论文的目的是当要保持三个输出扇出时,加法器的运算速度增加到24%时的改进型加法器和传统加法器的比较。     

二进制有符号码与补码的快速转换电路研究

通过对二进制有符号码的基础进行编码，推导出二进制有符号码转换成二进制补码的过程实质上就是完成一次快速二进制补码的加法运算。提出了一种超前进位选择（CLSA）的混合加法器并行结构，能够快速地将二进制有符号码转换成二进制补码。该方法将运算延迟时间从串行转换的O（n）降低到O（1bn），为利用有符号码进行快速算术运算单元和高性能数字信号处理器的设计提供了可能。     

74181运算器进位延迟时间的测试

指出了在JYS－I型计算机组成原理实验箱上测试181芯片的进位延迟时间所遇到的问题，经分析，给出了解决方法。     

超前进位加法器基本单元电路及其组合方案的优化设计

从体现资源(面积)、速度、功耗的各个方面分析了超前进位加法器进位传输函数的2种定义和基本单元电路及其3种组合方案.完成了基本单元电路及其组合方案的优化设计并给出了组合电路的一些优化方法.为超前进位加法器的结构设计优化奠定了基础.     

对加法器CCS进位链的改进

介绍了一种对加法器CCS进位链的改进电路,并与没有进行改进的传统的CCS进位链电路进行比较。对这两种电路结构在同样的条件下用SPICE模拟。从实验结果中可以看到,4-bit的加法器单元的进位传输延迟时间缩短了34.39%,并且第4位和的传输延迟时间缩短了33.95%。     

一种快速超前进位加法器的优化设计

加法器是处理器的一个基本功能部件,随着处理器频率的不断提高, 对加法器的也提出了更高的要求.超前进位（CLA）是最快的加法器之一。本文提出了一种新的改善超前进位加法器性能的方法,用DC对4种CLA进行了综合,结果表明与目前已有的CLA相比,本文提出的CLA速度更快,面积更小,并给出了统计数据。     

一种新的模2~n+1加法算法及其电路实现

为了提高制约余数系统运算速度的模2n+1加法器的性能,提出一种新的基于自然二进制数系统的模2n+1加法方法,采用简化的进位保留技术、并行超前思想以及条件和选择方法设计实现了快速模2n+1加法器。与传统的基于减一数系统的模2n+1加法器相比,该电路结构可以节省自然二进制数系统和减一数系统转换电路的开销。用SMIC0.13μm工艺实现的32位模2n+1加法器,其节省的面积开销可达传统电路的32.2%,节省的功耗开销可达12.6%,同时速度可以提升39.4%。     

定点小数乘法器的低功耗算法与实现技术

针对集成电路前端设计中的定点小数乘法器,提出一种既能够优化其内部加法器数量又能优化各级加法结果位宽的低功耗算法,而且在算法的实现技术上,解决目前低功耗设计中算法自身逻辑单元引入被优化系统从而降低系统优化效果的问题。在介绍该算法的理论基础和实现细节后,为了取得更加客观、更具有统计特性的低功耗优化效果,以该算法对某含有大量不同类型小数乘法器的射频模块进行优化。优化后FPGA测试结果显示逻辑占用率降低了39.3%,寄存器总数降低了45.0%,内存占用率降低了36.9%。该算法是一种高效的低功耗算法,并且解决了一般算法实现技术的缺陷与不足,其适用于对含有大量小数乘法运算的系统进行低功耗优化,例如数字信号处理和数字滤波器等。