基于FPGA的流水线珠算加法器设计

在图像处理、数字信号处理等领域需要用到大量加法运算,加法器运算性能对整个系统影响重大。根据操作模型原理,采用珠算算法设计了一个流水结构的并行高速硬件加法器,并在Xilinx Virtex-II的FPGA上实现了设计方案。在FPGA上集成8个处理单元完成并行计算,处理单元运用流水线结构,提高运算频率,并采用数据调度模块解决流水线上“数据相关”问题。仿真结果表明,32位珠算加法器平均运算仅需0.712ns,其速度是32位串行加法器的8.771倍,是32位并行加法器的1.588倍。这对于进一步优化实现硬件乘法器,甚至最终实现硬件除法器提供了研究空间。     

基于FPGA的高速、高阶FIR滤波器设计

基于FPGA的查找表LUT结构,提出了一种改进DA算法,在时域实现高速、高阶FIR滤波器,以满足雷达数字脉冲压缩的需要,并在Xilinx公司的VertexIIFPGA上进行了试验验证。     

进位直达并行三值光计算机加法器原理

目前液晶单元从不透光状态变成透光状态需要时间50~100 ms, 本文中推证出: 光通过液晶器件的时间约为1.14×10^−5 ms, 利用这两个时间的巨大差异, 提出了用液晶构成“进位直达”通道来克服进位串行延时的原理, 在进位直达通道中各个进位链的进位直达过程自动并行. 据此完善了用液晶构造三值光计算机加法器的理论, 并设计了这个加法器的理论光路. 同时给出了一个实现进位直达并行器件的方案. 进位直达并行原理以物理方式解决了三值光计算机加法器的进位延时难题. 也为其他种类的光计算机加法器研究提示了新思路.     

32位快速乘法器的设计

高性能乘法器是现代微处理器中的重要部件,乘法器完成一次乘法操作的周期基本上决定了微处理器的主频。传统的乘法器的设计,在最终的乘积项求和时,常采用阵列相加或叠代相加的方法,不适用中小规模的微处理器的设计。该文提出的32位乘法器,采用了Booth编码、4-2压缩器、Wallace树算法以及超前进位加法器等多种算法和技术,在节约面积的同时,获得了高速度的性能。     

基于FPGA的高速浮点加法器的实现

为降低设计成本、缩短设计周期、提高可移植性,设计并实现了基于CycloneIII型FPGA单精度32位浮点加法器。该加法器采用VHDL语言描述,流水线结构,符合IEEE754单精度浮点表示格式和存储格式。经过QuartusII、MATLAB和Model-SimSE进行联合仿真结果表明,系统的运行精度可以达到10-8数量级,同时该设计可参数化、可作为独立的子系统应用于其他数字信号处理领域。     

基于流水线的复数阵列加法器的设计与实现

复数加法运算复杂,用硬件实现复数加法,需要使用数目众多的加法器,占用大量的面积。通过分析复数加法的运算过程,将计算过程流水化,对各加法器进行有效的复用,设计了一个阵列加法器的电路结构实现其功能,并将其用Verilog硬件设计语言描述后,在Modelsim6.0中完成了功能验证,在SyplifyPro7.0中完成了电路综合,并采用ISE7.1完成了布局布线。功能验证、电路综合及布局布线的结果表明设计正确,实现了复数加法运算,时序性能好,耗用资源少。     

基于重写归纳技术的串行加法器的描述和验证

在用重写系统描述逻辑位，门电路，位串和自然数的基础上，对半加器，全加器和串行加法器等基本硬件电路的逻辑功能进行了刻画，并用基于重写归纳的推理技术证明了所有描述的正确性，为用重写技术正确描述和验证复杂硬件电路奠定了基础。最后给出与其他类似工作的分析和比较。     

双字节Booth乘法器的优化设计

在分析改进Booth算法双字节(16bit)乘法器的基础上,提出一种并行的乘法器结构,并且在最后的快速进位链中运用了新的设计,提高了乘法器的速度,相对于传统的结构减少了一位全加器的数量,达到减小电路规模和芯片面积,降低乘法器功耗的目的。     

三值光学计算机一种限制输入一步式MSD加法器

在已有三值光学MSD加法器研究工作的基础上,对限制输入符号的一步式MSD加法器进行了进一步研究.本文简要介绍了一般一步式MSD加法器的原理,其核心是"中位变换"、中位变换表和对应的中位变换器等概念.通过限制输入符号,得到了简化的2位中位变换表.通过分析这个2位中位变换表,获得了2位中位变换V子变换、U子变换和中位变换器主变换,设计了相应的变换器光路图.在此基础上,根据限制输入一步式MSD加法器原理设计了它的结构.通过对中位变换器和一步式MSD加法器的软件模拟以及实物实验,证明所设计的一步式MSD加法器有效.该加法器将成为三值光学计算机的基本部件之一.     

高效的五基数剩余数至二进制数转换器设计

针对混合基算法无法同时处理多个模而导致基于此算法的剩余数至二进制数转换器面积和延时较大的问题,提出了一个基于中国余数定理的高效并行的转换算法,并给出了相应的电路实现.该算法采用五基数模集合{2n-1,2n,2n+1,2n+1-1,2n-1-1}同时处理5个模,消除了所有超过动态范围的项,电路完全由加法器构成.实验结果表明,相比同类的转换器,文中的转换器节省了12%的面积,并使计算速度提高了14%.