快速静态进位跳跃加法器

该文提出了一种以两位加法器模块构成的静态进位跳跃加法器,通过对加法器尺寸的优化方块分配、方块之间的互补进位产生以及方块内部的多级超前进位逻辑3种方法获得快速静态进位跳跃加法器.当第一个方块的进位信号产生以后,其它每个方块从进位输入到进位输出仅需一个复合门的延时.已用PSPICE仿真工具对其进行了功能验证和仿真.通过门级延时分析和仿真结果比较,所提出的进位跳跃加法器的速度具有超前进位加法器的速度优势.     

用进位存储加法器快速实现串行乘除法和平方根计算

为适应嵌入式低功耗微处理器的应用，提出了可同时实现浮点乘除法和平方根计算宏模块（MDS）的同步串行实现方式。乘法计算采用Booth算法迭代，除法与平方根计算的实现采用基4SRT算法，在迭代中共用商位查询表，可同步实现部分冗余结果向非冗余二进制的转换。为加快迭代的速度，摒弃了进位传递加法器（CPA），而采用进位存储加法器（CSA）来实现迭代中的加法运算。宏模块设计控制逻辑简单，资源面积占用少，迭代时间短，经可编程逻辑器件验证，速度可提高1倍以上。在此基础上，提出了对除法和平方根计算异步自定时实现方式的改进方案，该实现方式不仅易于版图布线，而且大大降低了瞬态功耗。     

并行加法器的研究与设计

首先介绍了常用并行加法器的设计方法，并在此基础上采用带进位强度的跳跃进位算法，通过逻辑综合和布局布线设计出了一个加法器。分析和比较表明，该加法器不仅速度快于超前进位加法器，而且面积和功耗均小于超前进位加法器。     

每行(列)含2个空位的广义Howell设计

广义Howell设计是一类双可分解的组合设计,能够构造置换码和常重码.本文推广了基区组-加法器方法,并利用3-HMOLS作为递归工具,给出了广义Howell设计的一些新构造,最后完全解决了广义Howell设计GHD(n+2,3n)的存在性问题.     

4基数模集合反向转换器的设计

针对大动态范围剩余数系统,给出了一个新的4基数模集合[2n-1,22n+1,2n+1,2n-1],基于新中国余数定理1实现了该模集合的剩余数至二进制的高效并行转换算法,并给出相应的转换器电路实现.与同类模集合反向转换器相比,文中提出的转换器电路完全由加法器构成,大大降低了对硬件电路的要求,明显减小了转换器的面积和电路延迟,提高了转换效率.     

基于半动态电路的32位高性能加法器设计

描述了一种采用半动态电路的32位高性能加法器的设计.设计中改进了现有稀疏树结构中的输出进位逻辑,在此基础上,设计了一种容偏斜多米诺和静态电路相结合的半动态电路,以及相应的多个控制时钟的时序策略.根据几种不同的加法器负载驱动情况,分别设计出不同的电路尺寸.采用SMIC 1.8V0.18μm CMOS工艺,在不同条件下的仿真结果表明,加法器电路取得了良好的性能.     

一种新型pH仪的设计

本文提出了一种新型pH仪的设计方法.这种仪器的敏感器件是氢离子敏感场效应晶体管.全部电路采用集成电路构成.单片A/D转换器和液晶片作成显示单元.实验证明,设计的理论和方法是正确的,仪器具有良好的性能.     

基于LabVIEW的串行进位加法器演示课件设计

计算机组成原理课程中,加法器是讲解ALU部分的重点,理解加法器的工作原理对学生理解CPU加、减、乘、除运算非常关键,而学生往往对该部分内容一知半解,本文根据平时教学的实际情况,设计了一个串行进位加法器演示课件,以帮助学生理解ALU的工作原理。     

顶层进位级联CLA的算法与设计规则

提出了一种新型加法器结构——顶层进位级联超前进位加法器,该结构将超前进位加法器(CLA)底层进位改为顶层超前进位单元进位．给出了顶层进位级联超前进位加法器延迟时间公式．推导出该结构模块延迟时间公式、最大级联数Km(max)、最优分组方案等重要结果,并归纳出优化设计规则．     

一种新的全加器设计方案

加法器几乎在各种电路中都有着广泛的应用,提出了一种新的全加器结构,并相对于传统全加器,从面积和速度两方面论述了这种新结构的优点。最后给出一个应用例子。