在锁相环吞脉冲频合器中实现可调小数分频

推导出了吞脉冲技术锁相环频率合成器的输出频率Ｆｏ、双模前置分频器的输出频率Ｆｐ和参考频率Ｆｒ之间的关系式。经宽覆盖（１３８．０００￣１６７．０００ＭＨｚ）、高稳定度（１０＾－６）、多通道（每通道间隔２５ｋＨｚ）频合器实验论证,关系式成立。应用此关系式提出了一种新的小数分频理论和实现电路框图,该理论能解决单环频合器中高鉴相频率与高频分辨率之间的矛盾。     

数字电子钟的设计

本文较系统地提出了用中小规模的７４ＬＳ系列（双列直插式）组件实现所选定的电路。进行了各单元设计，总体调试。     

Σ-Δ在数字小数分频器中的应用

分析了Σ-Δ对S/N的改善作用,将Σ-Δ在A/D中的应用引入到数字小数分频器中,简述了Σ-Δ对小数分频器输出相位抖动的改善,提出用单级Σ-Δ累加器复用取代多级累加器级联的概念.     

数字锁相频率合成器在移动通信中的应用

对数字锁相频率合成器的组成进行了介绍，对脉冲吞除技术进行了详尽的分析和阐述。在此基础上，对基于脉冲吞除技术的数字锁相频率合成器的组成以及吞脉冲程序分频器的工作原理作了详细的分析，着重介绍了数字锁相频率合成器在移动通信和跳频通信中的应用。     

3.75 GHz 0.35 μm CMOS 1:4静态分频器集成电路设计

给出了一个利用0.35 μm CMOS工艺实现的14静态分频器设计方法.该分频器采用源极耦合场效应管逻辑电路,基本结构与T触发器相同.测试结果表明,当电源电压为3.3 V、输入信号峰峰值为O.5 V时,芯片可以工作在3.75 GHz,功耗为78 mW.     

基于CPLD半整数分频器的设计

本设计是应用CPLD器件的特点和应用范围,利用VHDL硬件描述语言以及原理图的输入方式设计出占空比可调的半整数分频器,从而满足根据更改N值来实现不同分频系数分频器的设计要求.     

数字存储示波器采样信息处理系统的设计与实现

提出采用现场可编程逻辑器件(FPGA)来设计数字存储示波器的采样信息处理系统,大大提高了系统设计的灵活性,硬件功能像软件一样可通过编程来修改,可快速更改数据采样方法,修正采样错误,有效地提高数字存储示波器的采样效率和数据的可靠性。     

基于分频和自适应死区控制的火电机组一次调频策略

随着大规模的新能源并网,电力系统的频率稳定问题面临着巨大挑战。由于火电机组惯量更大,可以深度挖掘其一次调频的潜力,本文通过分频装置对一次调频系统的反馈信号进行分解得到不同频段的信号,对不同频段信号设置适当的频率死区区间,从而能够分频段对火电机组进行控制调节,进而改善提升火电机组的一次调频性能。为了研究机组分频控制对系统一次调频能力的影响,在仿真软件中搭建电力系统一次调频模型,在不同工作环境状况下的仿真结果表明分频控制能够有效地改善系统调频性能。,此外还引入了锅炉的协调控制系统模型,通过对锅炉主蒸汽压力的研究分析,验证了该策略在加强机组一次调频能力的同时,也提高了机组的稳定性。     

一种应用于高速锁相环的宽锁定范围注入锁定分频器

针对传统的注入锁定分频器锁定范围较窄的问题,提出了一种用于毫米波锁相环的注入锁定分频器.基于55 nm CMOS工艺,设计了一种宽锁定范围的二分频注入锁定分频器.提出分布式差分注入的方式,增强注入电流与注入效率,采用高阶变压器作为谐振腔,在不使用调谐机制的条件下,有效增大了分频器的锁定范围.此外,还对传统buffer的结构进行改进,增强谐波抑制能力,保持了较宽的锁定范围.电路仿真结果表明,提出的分频器电路在0 dBm注入功率下可在22.8～36.3 GHz频段内完成二分频功能,达到45.7％的锁定范围,电路的功耗为3.54 mW(不含buffer).     

EDA技术在电子线路设计中的应用

本文介绍了EDA技术的特点及其发展趋势,并且采用EDA技术实现了一种整数分频的通用分频器。介绍了利用VerilogHDL硬件描述语言输入方式以及分频器电路的设计过程,并在QuartusⅡ环境下对该电路进行了仿真。