一层半模式的宏单元阵列版图自动设计及验证系统MALS

本文提出的 ＭＡＬＳ系统，针对一层半模式门阵的特点，以线网均匀分配为主要目标 的布局和总体布线算法以及分区、定序、预测和并行横向的通道布线算法，提高了布图 的成功率。系统还提供了多种方式可进行人工干预的交互环境及布图正确性验证手段。 已用ＭＡＬＳ设计了若干芯片，表明该系统是有效的。     

突破限制 炫出精彩 我国IC测试发展的基本态势

手机、电脑、互联网已是现代生活中不可或缺的重要组成,人们在享受着现代信息技术带来的快捷方便中,实现了足不出户尽知天下事,轻巧按键便把万里之遥变成咫尺。曾几何时,坐在家里办工、不管人在何方,随时就能找到,只是人们美好愿望中一个遥远的梦想。如今,随着现代高科技的飞速发展,IT技术日臻成熟,特别是IC技术广泛渗透进生活的方方面面,梦想已经变成现实。无论在简单的家庭生活中,还是在复杂的航天航空中,都有IC技术产品的存在,小小的集成电路芯片在电子信息产业和人们的日常生活中发挥着巨大作用。可以说IC技术的普遍应用,为现代社会中的生活炫出了一个又一个靓丽精彩。     

交通灯控制器的VHDL程序设计

结合交通灯控制器的设计过程，介绍了硬件描述语言VHDL的结构模型和设计方法，说明了VHDL设计的优点及在数字系统设计中的重要地位和作用。     

IC设计中晶体管直流模型参数的提取

提出一种ＩＣ芯片设计中双极型器件直流模型参数的提取方法。采取ＧＰ模型建立双向目标函数进行全局优化提取，分１级和２级参数两层处理．１级参数系提取ＩＣ设计中各管的共同参数，２级参烽则为提取与各个管的结构和尺寸相关的特定参数，尽管提取对象只是样管，但可以由模型内在关系通过程序计算出各管的特定参数，从而保证了电路模拟所需输入参数的真实性。     

模拟数字混合电路故障诊断的验证方法

本文提出一种适于模拟数字混合电路故障诊断的验证方法,该方法对模拟元件和数字元件的故障特征均用故障补偿源表示;在求解诊断方程过程中,当数字元件状态预估值与实际值不相符时,不需要利用修正后的预估值重新求解诊断方程,从而减少了测后计算量,对所提方法在计算机上做了模拟,证明算法有效。     

JTAG软核设计与仿真

硬件系统的规模越来越大,复杂度越来越来高,对其进行测试也越来越困难,JTAG边界扫描技术较好地解决了传统测试的不足,边界扫描测试是一种新型的VLSI电路测试及可测试性设计方法。JTAG是符合IEEE规范的测试技术,JTAG的设计实现了测试复杂度的降低,适合进行大规模集成电路的测试。论述边界扫描技术的结构特征及软核设计方法的同时,分析了JTAG电路中数据传输的路径及电路对速度的影响,并以采样指令为例进行了功能仿真。     

21世纪微电子技术发展展望

一、集成电路技术的高速发展几十年来集成电路（ＩＣ）技术一直以极高的速度发展。著名的摩尔（Ｍｏｏｒｅ）定则指出，ＩＣ的集成度（每个微电子芯片上集成的器件数），每３年左右为一代，每代翻两番。对应于ＩＣ制作工艺中的特征线宽则每代缩小３０％。根据按比例缩小原理（Ｓｃａｌ澊ｉｎｇＤｏｗｎＰｒｉｎｃｉｐｌｅ），特征线条越窄，ＩＣ的工作速度越快，单元功能消耗的功率越低。所以，ＩＣ的每一代发展不仅使集成度提高，同时也使其性能（速度、功耗、可靠性等）大大改善。与ＩＣ加工精度提高的同时，加工的硅园片的尺寸却在不断增…     

一种适合硬件实现的多值图像连通域标记算法

提出了一种合适硬件实现的多值图像连通域标记算法.算法以有效的方式识别、保存并整理区域之间复杂的连通关系.首先,通过对图像执行一遍逐像素扫描,得到图像的初步标记结果以及初步标记之间的连通关系;然后,通过等价表整理以及图像代换,输出图像标记的最终结果,并且连通域按照扫描顺序被赋予唯一的连续自然数.仿真结果表明,该算法能够识别图像中复杂的连通关系,产生正确的标记结果,在用于大幅图像的分块标记时,能够实现全局标记一致.在以硬件方式实现该算法时,在50 MHz工作时钟下,处理320×256像素图像能够达到100帧/s的标记速度,满足大部分实时目标识别系统的要求.     

可编程序控制器教学改革初探

可编程序控制器（PLC）是融自动控制、计算机、通信技术为一体的现代工业化控制装置,被广泛应用于能源、交通、冶金、化工、纺织、轻工等行业。经过30多年的发展,PLC现已成为许多发达国家的重要产业,并在国内得到了全面地普及与应用。同时,随着计算机、大规模集成电路技术、网络技术的飞速发展,社会上对掌握PLC技术的高素质人才的需求越来越大,近年来,PLC技术已成为各类职业技术学校电气专业的一门必修课。因此,为适应社会对学校在PLC教学方面的要求,有必要对PLC应用技术教学过程中的现实问题进行探讨。     

1.8 V千兆以太网收发器低抖动时钟电路

采用新型的高速鉴频鉴相器(TSPC)、典型的抗抖动的电荷泵和对称负载差分延迟单元,设计了0.18 μm标准CMOS工艺、1.8 V工作电压的锁相环,经过系统稳定性验证和spice仿真,125 MHz的最大时钟输出在(75℃@TT)情况下,具有±3σ=70 ps左右的long-term低抖动.同时,在3种不同工艺下施加0.1 Vpeak-peak正弦电源噪声时,对电路的工作情况进行了仿真,均能很好满足电路设计的要求(对于1000 Base-T,Δt=8 ns/16=500 ps,根据时钟恢复算法的仿真,较严格peak-peak抖动要求约为(2%～3%)×baud=160～240 ps).