基于DDS的简易正弦信号发生器设计

设计了一种简易正弦信号发生器。简要介绍DDS技术和一款单片正弦信号发生芯片ML2035。并借助ML2035设计了一种简易正弦信号发生器，频率分辨率高，稳定性较好，在电子和通讯产品中可以获得广泛应用。     

一种用于数据驱动建模的信号发生器设计

提出了一种基于现场可编程门阵列(Field-Programmable Gate Array,FPGA)和删的直接数字式频率合成(DDS)信号发生器,产生频率可调的正弦波、三角波和方波信号,其中方波的占空比可调.阐述了信号发生器的体系结构,对波形产生的最小频率做了精确计算,同时对方波的占空比改变方式进行了设计和计算.在分析方波滤波电路后,计算确定了低通滤波器的电阻和电容值.最后对系统实现的效果做了频谱分析,结果表明,设置频率为主要分量,达到了设计要求.     

A 5.3-GHz 32-bit accumulator designed for direct digital frequency synthesizer

A 32-bit pipeline accumulator with carry ripple topology is implemented for direct digital frequency synthesizer.To increase the throughout while hold down the area and power consumption,a method to reduce the number of the pre-skewing registers is proposed.The number is reduced to 29% of a conventional pipeline accumulator.The propagation delay versus bias current of the adder circuit with different size transistors is investigated.We analyze the delay by employing the open circuit time constant method.Compared to the simulation results,the maximum error is less than 8%.A method to optimum the design of the adder based on the propagation delay is discussed.The clock traces for the 32-bit adder are heavily loaded,as there are 40 registers being connected to them.Moreover,the differential clock traces,which are much longer than the critical length,should be treated as transmission lines.Thus a clock distribution method and a termination scheme are proposed to get high quality and low skew clock signals.A multiple-type termination scheme is proposed to match the transmission line impedance.The 32-bit accumulator was measured to work functionally at 5.3 GHz.     

FH/DS系统中以DDS为核心的混合跳频频合器设计

提出了一种在ＦＨ／ＤＳ系统中以ＤＤＳ技术为核心，结合直接式技术构成混合快跳频频率合成器的设计方法。讨论了该方案的理论基础、跳频点分布及实际应用中截短ＲＯＭ地址，增大相位量化单位的可行性，并就由此引起的信噪比衰减和对多址工作的影响提出了解决方法。     

直接数字频率合成器DDS的设计

在分析直接数字频率合成器 DDS工作原理及杂散影响的基础上,以 8031单片机和 CPLD芯片 FLEX10K为主要硬件进行设计.设计过程采取了改善杂散的措施,测试表明 DDS能产生 0～ 11MHz的正弦输出信号,频率分辨率达到 0.1Hz,满足电子系统的一般要求.     

基于BCD码的模10i相位累加器DDS设计

为了简化DDS系统频率控制字的计算处理,提出基于BCD码模10i相位累加器的DDS设计方案.详细介绍了BCD码相位累加器的设计以及应用于DDS系统的相关问题.由于BCD码逐位计算需使用同步多时钟系统,其工作速度较慢,所以它适合应用于频率范围在数MHz以下的DDS信号发生器的单片式设计.     

基于FPGA的DDS信号源设计与实现

利用DDS和FPGA技术设计一种信号发生器.介绍了该信号发生器的工作原理、设计思路及实现方法.在FPGA器件上实现了基于DDS技术的信号源,并可通过键盘控制其输出波形的各种参数,频率可控范围为100 Hz～10 MHz,频率调节步进为100 Hz,频率转换时间为25 ns.     

一种低杂散可快速扩频的频率合成器的设计与实现

将DDS和PLL技术在频率合成方面的优缺点相结合,设计实现了低杂散、快变频、可数字扩频的频率合成器,其测试结果及频谱图均优于传统的PLL频率合成器或单纯的DDS频率合成器.     

可重构DDS信号发生器

DDS专用芯片AD7008为核心的正弦波发生电路和Philips P89C52单片机构成控制电路,可以完成AM,FM,ASK,FSK和PSK等调制电路.使用单片机对DDS的控制使信号产生具有数字可控制性,解决了调制信号的载波频率、调制度和控制方式不能程控的难题,使数字控制产生的正弦信号和调制信号具有极高的稳定性和可靠性.本设计用了易于购买和使用集成芯片,使设计的软硬件简单,极大地提高了性价比.     

基于DSP和DDS的无线电引信干扰波形发生器的实现

本文以DSP芯片和DDS芯片为基础,对基于TMS320F2812和AD9854的干扰波形发生器的软、硬件结构设计进行了阐述。给出了干扰波形发生器的设计方案及硬件接口原理图,并以生成三角波调频信号为例给出了干扰波形发生器的软件处理流程,最后得出调试结果。分析结果表明,所设计的波形产生器能满足预期的功能要求。