数字频率合成器的设计与实现

本设计利用FPGA芯片实现直接频率合成器（简称DDS）系统电路的核心部分,采用VHDL硬件描述语言完成对DDS核心电路中各个模块的设计,并设计了与DDS系统相对应的外围硬件电路。这样设计的合成器能够利用8MHz的参考时钟信号合成出频率在O～500KHz的正弦波和余弦波。由于FPGA芯片具有现场可编程的特性,所设计的DDS能够根据不同的要求进行灵活改进,同时具有高集成度、运算速度快、低功耗的特点。     

集成运放参数测试仪

该集成运放参数测试系统参照GB3442-82标准,采用辅助放大器测试集成运算放大器主要参数的方法,以单片机（AT89S52）为控制核心,结合可编程逻辑器件FPGA,使用多量程自动切换的方式,实现了对通用集成运放VIO（输入失调电压）、IIO（输入失调电流）、AVD（交流差模开环电压增益）、KCMR（交流共模抑制比）和BWG（单位增益带宽）的高精度自动测量。整个系统集成度高,具有友好人机交互界面。     

一种DDS频率源中相位截尾误差的算法

根据DDS原理结构,从理想模型出发,分析了DDS中相位截尾对频谱的影响,给出相位截尾误差谱分布规律,提出一种相位截尾误差谱算法,没有采用近似处理,适合任意波形数据表地址字长、短,算法快速,精度高。