软输出维特比译码器结构优化

分析Turbo Code的软输出维特比（SOVA）译码器的结构优化方法,首先简介了SOVA译码原理,然后从两方面讨论SOVA算法的硬件实现的优化问题：一是讨论硬件结构的比特级优化结构,提高译码速度;二是在算法级将代数环的理论引入到算法的分析中,将实数环上的非线性运算转换成另一个歪上的线性运算,从而简化译码器结构,提高译码速度。     

可动态配置维特比译码器的设计与实现

新一代移动无线通信系统的高速发展已成为现代通信技术的研究热点.本文设计了一种多速率多调制方式的可动态配置译码深度的Viterbi译码器,根据系统不同的调制方式,自适应控制模块动态的配置系统参数,选择系统调制方式下的最佳译码深度.对比传统的Viterbi算法,对分支度量模块(BMU)、幸存路径存储模块(SMU)进行了优化,在Xilinx公司的SC4VSX35硬件平台上进行了FPGA测试验证,结果表明该设计完全满足自适应配置要求,硬件资源占用、译码延迟、系统功耗均得到了优化.     

长虹C1851型彩色电视机电路分析

本文对长虹C1851型彩色电视机的电路结构作了简要介绍。由于篇幅所限，只对电源电路、高频电路、微电脑控制电路作了较为详细的分析。     

维特比译码器中幸存路径存储器的一种新的实现方法

在维特比译码器中，幸存路径存储器管理的软件、硬件实现都是重要的问题．实现的方法不同，对于电路的影响也不同．在此提出了一种幸存路径存储器的新实现方法，与传统的回溯法和寄存器法相比，该方法具有存储器用量少、译码延迟小的特点．     

用数据选择器和译码器的组合优化逻辑设计

介绍一种用数据选择器和译码器的组合优化逻辑设计的方法．该方法可减少数据选择器芯片及门电路使用的数量．文中给出几个实例．     

利用单片机控制的料仓清堵系统

介绍由8031单片机控制的料仓清堵系统，重点是硬件电路的组成及其工作原理．     

基于PLD的任意地址范围译码器设计方法

通过对微机应用系统中地址译码器设计方法的探讨 ,指出了传统 MSI器件的局限性 .提出一种用可编程逻辑器件 PLD设计任意地址范围译码器的简便方法 .该方法给出了利用地址区间边界值直接写出地址译码逻辑关系式的 3个设计规则以及为进一步简化设计过程的 2个补充设计规则 .此设计方法对于用 FM软件进行 PLD器件开发非常方便实用     

高吞吐量低资源占用的累积码译码器

由于相邻节点间存在数据依赖关系,基于最小误符号率(Bahl Cocke Jelinek Raviv,BCJR)算法的累积码译码器无法进行多个节点的并行计算。为了提高译码器吞吐量,研究提高BCJR算法并行度的方法,通过将累积码分段,并在不同分段间传递上一次迭代的信息,属于不同分段的多个节点可以并行计算,使译码器的吞吐量得到有效提高,而且相对于不分段译码,分段译码性能也几乎无损。同时,提出一种面向硬件实现的信息更新流程,基于该流程,累积码译码器降低了30%的资源占用。     

低资源消耗多边类型LDPC码译码器的FPGA实现

以低资源消耗和低功耗应用为基础设计了多边类型低密度奇偶校验码译码器. 该译码器采用缓存有效连通校验点计算单元与变量点计算单元. 分析和实验表明,与传统的部分并行译码器结构相比,若校验矩阵不具有特殊结构,该译码器可以减少近50% 的用于存储迭代信息的存储器;节约近90% 的用于传输迭代信息的多路选择器;节省80% 的变量点计算单元.     

循环码编译码器的仿真与实现

循环冗余校验码（CRC）就是一种被广泛采用的错误检验编码。本文介绍了CRC（7,3）的编译码器的设计思想,利用VHDL语言设计出CRC（7,3）编译码器并通过MAX＋PLUSⅡ仿真平台对其进行了仿真验证,仿真结果表明采用此方法实现的编译码器具有速度快、可靠性高以及易于大规模集成的优点。