电话语音智能自动报警系统

主要介绍一种以单片机80C51,ISD1420P语音录放电路、拨号电路及LM567通用音调译码器集成电路为核心,通过电话机实现的远程智能报警系统.该系统实用性强、功能灵活多样,易于扩展,可广泛应用于家庭、办公室、仓库、金融单位等安全防盗报警.     

TD-SCDMA系统中ASN.1编译码器的设计和实现

为了解决传统ASN.1(abstract syntax notation one)编译码工作中存在的缺陷,根据TD-SCDMA中ASN.1编译码原理,提出利用编译器自动生成工具another tool for language recognition(ANTLR),设计了一个ASN.1描述代码的编译器,实现从ASN.1源代码到CSharp(C#)语言数据结构的映射,其中包含完整的编译码所需信息,且便于访问。通过调用独立的编译码算法函数,从数据结构中提取相应的参数完成编译码。实际应用表明该编译系统减省了繁复的人工翻译描述代码工作,提高了ASN.1编译码的效率和准确率。     

高速并行BCH译码器的VLSI设计

提出了一种用于光通信前向纠错码译码的高速并行二进制BCH(Bose-Chaudhuri-Hocquenheim)译码器的电路结构。同时提出了一种新颖的伴随式并行计算的结构,该结构面积小速度快。针对纠错位数为3的情况,基于直接求解的判决树算法,推导出一组易于硬件实现的无除法的错误位置判决多项式,该推导方法可用于纠错位数少于5的情况。基于提出的并行结构,在SIMC0.18μm的标准CMOS工艺下,实现了8位并行处理（4359,4320）BCH的译码器,结果表明在面积为0.31mm²时,时钟频率可以达到248MHz,是串行译码器数据吞吐量的8倍,而面积不到串行译码器的2倍。     

STEP-NC仿真系统研究

为满足STEP-NC数控系统研究的需要,提出基于STEP-NC仿真系统的方案.该系统采用模块化设计,译码器由解析模块、建模模块和路径规划模块构成,根据STEPNC程序特点完成程序解析、加工类库模型建立和刀具路径规划功能,其他模块完成实时加工仿真功能.作为独立模块的译码器,其数据接口用于仿真系统与实际数控系统进行数据交换,其路径信息接口设计为直线和圆弧两种单元类型,作为仿真和加工的计算依据.仿真和加工实验证明该仿真系统运行正确,说明基于STEP-NC仿真系统及译码器可以作为独立的功能模块嵌入数控系统.     

非规则低密度奇偶校验码译码器的结构设计和优化

提出了一种通用的非规则低密度奇偶校验码译码器,可适用于通过单位阵准循环移位扩展构造的任意行重非规则LDPC码.该译码器通过调整译码存储单元的存储内容而节省了一个交织网络.同时,针对处理非规则LDPC码译码过程中由行列重差异所引起的流水冲突,提出了优化的插入空闲等待时钟周期方法以及预处理方法,有效地避免了流水冲突,从而保证了该译码器的高吞吐量以及译码性能.     

高速Viterbi译码器的FPGA实现

为实现无线局域网技术中的高速Viterbi译码要求,本文提出了一种基于FPGA实现的Viterbi译码器的并行结构,并从路径度量管理着手,合理组织了存储器的结构,理论研究和实验结果均表明,此种结构具有译码速度快,结构简单,易于实现的优点.     

连续相位调制技术的分析与应用

探讨了连续相位调制技术,提出了基于CPM技术的应用实例,任何连续相位调制器均可分解为无记忆调制器和连续相位编码器,该技术具有较高的功率和频谱利用率.采用多元码和CPM调制技术相结合实现的串行级联系统,既降低了CPM系统成本,又提高了系统性能,具有较大的实用价值.     

面向新一代数字通信系统的LDPC码的译码算法研究

低密度奇偶校验(Low Density Parity Check,LDPC)码是第四代移动通信的关键技术之一,DMB-TH/T-MMB标准都将其列入信道编码方案.本文对LDPC码几种译码算法做了深入研究,并在仿真各种算法的基础上,比较其优缺点.     

软输出维特比译码器结构优化

分析Turbo Code的软输出维特比（SOVA）译码器的结构优化方法,首先简介了SOVA译码原理,然后从两方面讨论SOVA算法的硬件实现的优化问题：一是讨论硬件结构的比特级优化结构,提高译码速度;二是在算法级将代数环的理论引入到算法的分析中,将实数环上的非线性运算转换成另一个歪上的线性运算,从而简化译码器结构,提高译码速度。     

可动态配置维特比译码器的设计与实现

新一代移动无线通信系统的高速发展已成为现代通信技术的研究热点.本文设计了一种多速率多调制方式的可动态配置译码深度的Viterbi译码器,根据系统不同的调制方式,自适应控制模块动态的配置系统参数,选择系统调制方式下的最佳译码深度.对比传统的Viterbi算法,对分支度量模块(BMU)、幸存路径存储模块(SMU)进行了优化,在Xilinx公司的SC4VSX35硬件平台上进行了FPGA测试验证,结果表明该设计完全满足自适应配置要求,硬件资源占用、译码延迟、系统功耗均得到了优化.