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软件流水是开发指令级并行性的重要方法之一.IA-64是支持软件流水的EPIC(显式并行指令计算)体系结构.通过对NAS Benchmarks和MediaBench中软件流水所需的寄存器进行分析,指出静态通用寄存器是导致软件流水失败的主要因素.提出了解决IA-64中软件流水失败的两种方法限制循环展开因子的启发式算法(RSU)和堆栈寄存器分配算法(SRA).RSU通过适当减小循环展开因子,增加了软件流水的成功率;SRA在静态寄存器和旋转寄存器之间达到了动态的平衡,提高了寄存器的利用率,更有效地提高了编译器的性能. 相似文献
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针对Turbo码编译码器结构复杂、仿真困难的问题,提出了一种完全基于Simulink模块的Turbo码仿真模型。编码器中,分量码采用循环系统卷积码,使分量码的奇序列与原始信息相同。译码器采用流水线译码方式,由Simulink模型库中的后验概率译码(A Posteriori Probability Decoder)模块构成,使译码过程变得直观和便捷,简化了编译码器的复杂性。通过仿真,分析了迭代次数、交织长度及不同译码算法对Turbo码性能的影响。结果表明,单比特信噪比(Eb/No)为2 dB时,误比特率(BER:Bit Error Rate)可以接近10-7;迭代次数增加到7次以后接近饱和;交织长度越大,Turbo码性能越好。 相似文献