A 14.5Gb/s word alignment circuit in 0.18μm CMOS technology for high-speed SerDes

This paper presents a word alignment circuit for high speed SerDes system.By using pipeline structure and circuit optimization techniques,the speed of the aligner is increased,and its performance is improved further through adopting the full custom design method.The proposed word aligner has fabricated in 0.18μm CMOS technology with total area of 1.075 ×0.775mm~2￣ including I/O pad.Measurement results show that this circuit achieves the maximum data rate of 14.5Gb/s,while consuming a total power of 34.9mW from a 1.8V supply.     

一种SHA2硬件加速器的设计方法

针对SHA2硬件吞吐率难以提升的问题, 提出一种提升SHA2硬件加速器性能的新方案。1) 使用4 Kb的乒乓缓存存储填充好的消息块, 使消息填充单元和哈希迭代运算单位两部分硬件电路得以两级流水并行处理。2) 在哈希迭代运算中, 提取对两轮哈希迭代运算没有依赖性的计算作为预处理, 使之与迭代运算的后处理部分形成真正的流水线处理, 可以避免以往研究中的伪流水线问题。3) 预处理和后处理部分均采用无进位链的3:2压缩器/4:2压缩器和快速加法器等电路, 使关键路径明显变短, 关键路径延迟明显变小。该方案还支持SHA2双哈希计算: 直接对源操作数的摘要进行第二次哈希计算, 得到双哈希计算的最后结果, 减少外部存储器的访问次数和数据处理, 从而提升SHA2双哈希计算的处理速度。