一种基于子图特征的快速图像配准算法

针对大面积图像配准鲁棒性和实时性差的问题,提出一种基于子图特征的快速图像配准算法. 提取对比度强、 结构清晰的子图,依次采用改进的Harris检测算法提取角点,4阶梯度向量对角点进行描述,欧氏距离进行特征向量相似性度量,并利用最小二乘法进行变换参数估计,采用双线性插值法重建待配准图像. 实验结果表明,子图法不但比大图法的配准精度高,配准速度快,而且这种思想可以推广到FMT和MI配准法等其他配准算法.      

热处理对CaO-Al2O3-SiO2系烧结微晶玻璃吸水率的影响

为降低微晶玻璃的吸水率，通过测定不同颗粒尺寸玻璃在烧结过程中吸水率的变化和扫描电镜的观察，研究了热处理对ＣａＯ－Ａｌ２ Ｏ３ －ＳｉＯ２ 系烧结微晶玻璃吸水率的影响。实验结果表明，在较低温度（９００ ℃）烧结，微晶玻璃具有较高的吸水率，随温度升高吸水率急剧下降，但高温区（１ ０５０～１ １００ ℃）较长时间停留吸水率又有所回升，玻璃原始颗粒尺寸对高温烧结时微晶玻璃制品吸水率的影响作用较小。     

结合卡尔曼滤波和Mean Shift的抗遮挡跟踪算法

针对卡尔曼滤波和Mean Shift算法结合后对严重遮挡和遮挡后复出失效且实时性差的问题,提出一种基于卡尔曼滤波和Mean Shift动态结合的改进算法. 通过在算法中加入Bhattacharyya系数进行遮挡程度判断,并根据遮挡系数的阈值选择使用卡尔曼滤波或线性预测法更新Mean Shift迭代起点. 实验结果表明,该方法能成功实现大范围连续遮挡和目标复出情况下红外目标的跟踪,并且迭代次数和跟踪时间分别减少了9.68%和17.58%,提高了跟踪的鲁棒性和实时性.      

一种小面积的基-3蝶形单元设计

为减少该蝶形单元在硬件实现中的资源消耗,提出了一种基于单精度浮点运算的基-3蝶形单元设计. 采用兼容缩放的方法来解决该蝶形单元中乘法运算,其中√3采用的缩放因子为223. 与√3的乘法操作采用有限个定点加法器来实现. 通过理论分析,该方法减少了加法器的个数,同时减少了寄存器的数量. 通过对比得出,本文采用的方法在原有的基础上减少了1个加法器和2个48位寄存器. 此外,基-3蝶形单元采用降低乘法操作数目的实现形式,使得与实数相乘的乘法数目由原来的4个降为2个. 实验结果表明,本文采用的方法节省了基-3蝶形单元实现所需的硬件资源,为降低基-3FFT实现的资源消耗打下了基础.      

合成孔径雷达定点CS算法量化噪声分析

为了实现星载合成孔径雷达(synthetic apertureradar,SAR)成像处理器小型化和实时信号处理,该文重点研究定点运算和有限字长存储引入的量化噪声。根据chirpscaling (CS)成像算法,建立了CS算法定点运算的量化误差模型,分析了处理流程中的量化噪声,推导了系统输出噪信比与系统字长、FFT长度等参数之间的关系。采用不同系统字长对Radarsat-I数据成像,图像质量分析与所述理论一致,结果表明:通过计算处理流程的噪信比,可实现定点SAR成像处理器系统字长等关键参数的设计。     

一种结合边缘区域和互相关的图像配准方法

针对灰度差异较大的红外图像和可见光图像,提出了一种基于互相关系数和Canny边缘区域相结合的配准算法,以改进的互相关系数作为相似性度量函数,只提取图像的边缘及其附近的区域,剔除其他互相关性低的部分,采用粒子群优化算法搜索使得度量函数达到最值时的空间变换参数的值.实验结果表明,克服了红外和可见光图像相关性较差的缺点,能够避免由灰度差异带来的多源图像配准不精确的情况,可以实现红外和可见光的配准,并且能够保证误差在较小的范围之内.      

改进的脉冲雷达信号加窗DFT频谱校正算法

为了减少加窗效应对基于离散傅里叶变换(DFT)频谱分析的测频算法产生的不良影响,推导了不同K值下,广义余弦类窗函数的频谱及幅度比值法插值校正公式.针对脉冲雷达信号DFT频谱校正问题,提出一种改进的Sinc窗函数.仿真结果表明,通过选择最优插值窗函数,可减少窗口效应并简化插值校正算法;该算法符合基于大点数DFT的脉冲雷达信号数字接收机的实际应用.     

RTV涂料在断路器均压电容器高压介损测量试验中的作用与影响

随着电网电压等级的提高,出现越来越多断路器电容器现场试验介损超标,而返厂后厂内试验却又合格的现象。为了节省不必要更换电容器所造成的人力、物力损耗,南方电网超高压输电公司对柳州局所管辖变电站的断路器开关采用高压介损测量方法,且外接标准电容器,对相关断路器并联电容器采取变频测量,以达到准确测量断路器并联电容器介损值的目的。试验中,部分断路器表面涂有RTV材料,部分未涂RTV材料,针对同一灭弧介质的断路器在以上两者区别条件下的测量值不同,分析了RTV材料在高压介损试验中的作用与影响。     

一种高性能32位浮点乘法器的ASIC设计

介绍了一种32位浮点乘法器的ASIC设计。通过采用改进Booth编码的树状4:2列压缩结构,提高了乘法器的速度,降低了系统的功耗,且结构更规则,易于VLSI实现。整个设计采用VerilogHDL语言结构级描述,用TSMC0.25标准单元库进行逻辑综合。采用三级流水技术,完成一次32位浮点乘法的时间为28.98ns,系统的时钟频率可达103.52MHz。     

浮点数字信号处理器Data-RAM的RTL模型设计

提出了一种双精度浮点数字信号处理器Data-RAM的RTL模型设计方法.分析了Data-RAM的结构和访问机制,采用自顶向下的方法和VHDL语言,实现了Data-RAM 的RTL模型设计并验证了其功能的正确性.该模型支持3地址独立进行数据存取,支持字节、半字、字的读写访问和双字的读访问.在访问地址不冲突的前提下,最大可以在同一时钟周期进行2次64 bit的读操作和1次32 bit读写操作.Data-RAM的RTL模型设计为门级和物理级的性能设计提供了参考.