基于开关阵列的连接单元版图自动生成

研究了FPGA连接单元的版图自动生成方法,提出了一种用开关阵列结构实现FPGA连接单元版图的新方法,其主要步骤包括:编程连接的均匀化、交界的开关分配、开关与互连线的对应以及线网分裂的通道布线.该方法的优点是能够将连接单元的任意两条互连线进行编程连接,因而具有很好的灵活性.用该方法实现一个48×48的Wilton连接单元,与人工全定制相比版图面积增大12%~30%,大大缩短了版图的设计时间.     

一种改进的用于FPGA快速部分配置的电路结构

设计了一种可以对现场可编程逻辑阵列(FPGA)内部编程点单元进行快速和局部配置的集成电路结构.主要特点是:在采用指令集方式的32位数据总线结构上增设局部配置控制寄存器和地址译码逻辑,可以实现FPGA的快速局部配置;针对Xilinx Virtex系列FPGA中存在的"内存一致性"问题,提出了有效的解决方案.与Xilinx Virtex器件只能以帧为单位对内部编程点进行配置相比,该结构可以对FPGA内部任意一个编程点进行单独配置,具有更强的灵活性.     

AdHoe网络协议栈中TCP拥塞控制机制的研究

TCP协议是针对传统的有线网络设计的一种传输协议,网络拥塞成为数据包丢失的主要原因．然而,在AdHoc网络中,多数丢包是由于高误码率、路由失败等其它因素所造成的,故要对传统的TCP拥塞控制机制进行改进．主要分析了AdHoc网络中影响TCP性能的诸多因素,给出几种TCP拥塞控制的改进方案,并对这些方案的性能进行了分析和比较．