一种高灵活性HEVC帧内编码器前端设计

本文基于一种两级流水的高灵活性HEVC帧内编码器架构,完成了其前端设计,主要完成块大小划分和码率控制2个功能.针对这2个功能的算法优化,提出了一种基于梯度的帧内编码器块大小判决快速算法和一种低复杂度的码率控制算法,并最终用软硬件协同的方式将这两种算法在硬件中实现.     

Skein树形哈希算法的并行实现与性能评估(英文)

Skein算法提供一种树形哈希模式,方便了并行硬件资源的充分利用.提出一种并行计算平台,用以评估树形哈希算法与传统线性哈希算法相比的性能提升.该平台通过开关网络连接多个运算单元和多个存储单元,允许并行运算和并发的存储器访问.平台中包含一个控制器,负责动态地向运算单元调度任务,支持算法参数的灵活配置.为了确定最优配置参数,根据平台特征建立了性能模型.实验结果显示,加速比趋近于理论上限,即平台中运算单元的数量.该平台的硬件原型通过台积电65 nm工艺进行综合,工作频率达到833 MHz,对应吞吐率为38.091 Gbps.     

基于Barrett模乘算法的RSA密码协处理器设计

提出了一种基于Barrett模乘算法和中国剩余定理(CRT)的RSA密码协处理器的VLSI结构。将一个快速串并乘法器应用于改进的Barrett求模算法,从而实现了一个快速的模数N可配置的模乘运算器,对于1 024位和512位的操作数,完成一次模乘分别需要约300个和160个时钟周期。采用0.25μm CMOS工艺设计,在150 MHz时钟频率下,对于1 024位和512位的操作数,加解密速率分别可以达到328 kbit/s和607 kbit/s;在CRT模式下工作,解密的速率分别可以达到600 kbit/s和1 143 kbit/s。     

真随机数发生器的系统建模与仿真

以真随机教发生器的设计为研究对象,提出了一种基于电阻热噪声的高速真随机教发生器系统的行为级模型,采样频率可达到4MHz,并且给出了构建各个关键子模块应该特别注意的因素,最后用Matlab软件对系统级模型进行了行为级仿真,扫描仿真了各关键设计参数。提出的行为级模型以及模型仿真结果对于真随机教发生器的电路级设计与参数选择具有直接的指导意义。     

RS码时域编码算法及其计算机模拟

RS码被广泛应用于数据通信和存储系统的差错控制中。从RS码的结构出发,给出了RS码时域编码的基本过程,并对影响RS码编码器设计复杂度的因素进行了分析讨论;采用基于有限域中多项式乘法理论的快速有限域乘法器的设计,得到了简单的有限域上乘积运算算法。该算法中乘数与被乘数都采用标准基来表示,而不需基与基的转换;最后对RS(255,223)码编码器的设计过程进行了计算机模拟。     

一种低成本的DTMB系统信道估计方法

本文提出了一种针对DTMB系统中的长回波信道进行全模式估计的低成本算法.无干扰的帧头(FH)采用已接收且已估计的部分帧头数据作为近似重构而得的结果.重构帧体(FB)数据是通过在帧体数据上消除帧头拖尾、增加帧体拖尾的影响和利用迭代过程来优化已估计得到的信道冲击响应(CIR)而得到的.通过应用新帧头,我们提出的方法比现有算法计算复杂度更低,同时实现的复杂度也大幅降低.仿真结果表明,在相同的误码率前提下,我们的这种低成本全模式的信道估计方法在低SNR时的性能较现有算法高1~2dB,在高信噪比时性能和现有算法相当.     

一种应用于低功耗SRAM的新型预充电策略(英文)

针对传统预充电技术在SRAM每次读操作前都要进行预充电的方式,提出了一种新型的SRAM间歇式预充电技术,即只在位线电压较低时才充电的策略.该技术在面积不变的前提下降低了SRAM的读功耗,并且成功应用于8 KB 4路组相连cache中.为了精确验证该技术,将cache中的tag部分21×128 bit SRAM阵列及外围电路,分别采用传统预充电技术和该预充电技术进行单独仿真.Hspice的仿真结果表明,在SMIC0.18μm工艺下,工作频率为250 MHz,电源电压为1.8 V时,该技术在连续读操作过程中可以在保证读出结果正确的前提下,比传统方式节省大约24.4%的读功耗.     

两种增强可靠性的电荷泵新结构

从器件可靠性角度出发提出两种升压电荷泵新结构.一种不需用高压工艺但是需要三阱工艺,一种既不需高压工艺也不需三阱工艺,可以用普通工艺实现.仿真结果表明电路性能符合理论分析.