使用除法算法对里德-所罗门编码进行解码（英文）

里德-所罗门编码是最广泛使用的纠错码之一.介绍一种使用除法算法的解码方法,发展该算法的理论并讨论支持该算法的例子.最后,证明与该解码算法有关的一个概率上的定理,关于何时该方法是最有效的,得出一些概率上的结果.     

光盘用户数据标准编码的高速译码算法

提出了不完全定位多项式的概念以取你传统算法中用来指示接收字中全中错误的定位多项式，给出基于此概念的不完全迭代译码算法，改造了著名的ＷｅｌｃｈＢｅｒｌｅｋａｍｐ算法，使译Ｒｅｅｄ－Ｓｏｌｏｍｏｎ码的迭代次数与错型的重量相匹配，大幅度地提高了纠错速度。     

对称三进制除法算法研究

本文提出并严格证明了对称三进制除法器设计的一种算法.它与文献(1)、(2)和(3)构成了对称三进制四则运算的完备算法.     

基于6进制的信息编码与解码算法

编程人员常常需要通过再编码将信息显示为一种不可识别的形式.比如著名的Base64编码技术就是通过对E-mail原文的再编码,使网络上传输的是一堆不可直接识别原意的＂乱码＂,从而实现了信息隐藏.所不同的是本文提出并构建了另一种36个码元构成码元集,其中只使用了0到9的数字和26个大写拉丁字母,并在此基础上实现了完整的编码与解码算法,最后提出了对该算法进一步加以扩展的大体思路.     

运用Huffman编码进行数据压缩的新算法

探讨研究文件压缩的一种新思路,在进行文件压缩时,把文件看成为“0”和“1”组成的二进制流,定义若干个二进制位为一个“字”,这样文件就是由“字”组成的流,统计这些不同“字”出现的概率,然后利用Huffman算法进行编码压缩;讨论了各类文件在不同“字”下的压缩情况,并给出各种情况下的实验结果。     

汇编语言中求解任意十进制整数除法的一个算法

研究了任意两个十进制整数除法的汇编语言实现问题,给出了算法思想、程序流程及部分程序源代码．通过对相关数据进行测试,验证了算法的正确性和有效性．     

应用于二进制除法位数扩展N阶预测-校正迭代算法

提出了一种扩展二进制除法位数的N阶预测-校正迭代算法.该算法每次迭代将除数位长一分为二,直到除数位长与基本除法位长相同.相应地商分前后两步求出,每步中除数高半数位作为除法运算的除数预测商值,低半数位和部分余数形成部分积校正预测值.理论分析并论证了调整值集合为|0,-1,-2|,给出了32位以内的各次校正概率曲线图.实验结果表明,本算法与比较除法相比,计算效率可提高3到10倍(取决于基本除法的位长).本算法能得到准确余数,符合IEEE浮点数的舍入规范.     

应用于二进制除法位数扩展Ⅳ阶预测-校正迭代算法

提出了一种扩展二进制除法位数的Ⅳ阶预测．校正迭代算法．该算法每次迭代将除数位长一分为二，直到除数位长与基本除法位长相同．相应地商分前后两步求出，每步中除数高半数位作为除法运算的除数预测商值，低半数位和部分余数形成部分积校正预测值．理论分析并论证了调整值集合为[0，-1，-2]，给出了32位以内的各次校正概率曲线图．实验结果表明，本算法与比较除法相比，计算效率可提高3到10倍（取决于基本除法的位长）．本算法能得到准确余数，符合IEEE浮点数的舍入规范．     

提高基于不恢复余数除算法的除法阵列速度

提出一种提高基于不恢复余数除算法的除法阵列速度的方法．当余数为０时,该方法可以使除法阵列的平均速度提高一倍．这种除法阵列在异步控制的并行环境中有应用价值．     

基于BP算法的图像压缩编码

作为新方法的探索,神经网络在图像压缩中的研究与应用已成为当今图像处理领域的热点研究。本文针对神经网络中BP算法的特点,探讨其在图像压缩编码中的具体应用,并就其优势和局限性进行了分析并提出相应建议。     

交织Reed-Solomon码在 Gilbert-Elliott信道上的性能评价(英文)

Gilbert-Elliott( GE)信道是一种两状态的 Markov信道 ,它用于对有记忆信道进行建模 .当使用仅纠错译码方法时 ,本文分别采用二阶方法和一阶方法 ,以误字率评价交织 Reed-Solomon( RS)码在简化 GE信道上的性能 .数值结果表明增加交织深度和纠错能力能降低 RS码在 GE信道上的误字率     

广义Reed-Solomon码的子空间子码

介绍了广义Reed-Solomon码的子空间子码,并给出了码的维数计算公式.     

两种在频域编译RS码的方法

本文讨论了利用快速傅立叶变换(FFT)编译RS码的技术,并在此基础之上独立地提出了两种在频域编译RS码的方法.在这两种方法的实现中,译码只需要进行一次傅立叶变换,因而大大加快了译码速度,并减少了运算量.     

跳时Reed-Solomon码的超宽带多址接入方式

为了解决跳时超宽带中跳时序列数目的不足,提出将Reed-Solomon码用于跳时超宽带的跳时序列,并在传送端引入预滤波的技术方案。该方案不仅可以增加跳时超宽带中跳时序列的选择,而且可以对传输信道进行预滤波,从而提高系统的整体性能和系统容量。采用IEEE802.15.3a标准信道模型,仿真了在理想RAKE接收机情况下的系统误码率和系统容量。仿真结果表明:在多用户情况下,该方法产生的跳时序列比传统跳时码序列更有效地减少了用户之间的干扰,降低了系统误码率,增加了系统容量。     

关于Reed-Solomon码的深洞的注记

2007年,Cheng和Murray对RS码的深洞提出如下猜想:当且仅当deg(u)=k时,u是一个深洞.最近Li和Wan等人从多项式码的角度对该猜想进行了部分验证.作者从循环码的角度对标准RS码的深洞进行一些讨论,得到了部分新结果.     

一种改进的RS码代数软判决译码算法

为了提高Reed-Solomon码的纠错性能,分析并给出了能提高Reed-Solomon码纠错能力的代数软判决译码算法的译码流程,讨论了译码中需要的软信息的计算方法,推导了代数软判决译码算法的译码成功条件.在此基础上,提出了一种改进的代数软判决译码算法,并对改进算法的运算量和译码时延进行了分析.算法针对推导的译码成功条件,通过改变代数软判决译码算法中插值算法的选择输出准则,更有效地利用了接收端的软信息.仿真结果表明,在译码时延基本不变的条件下,提出的算法比代数软判决译码算法提供更多的译码增益.     

A Low Power Error Detection in the Syndrome Calculator Block for Reed-Solomon Codes: RS(204,188)

Reed-Solomon (RS) codes have been widely adopted in many modern communication systems. This paper describes a new method for error detection in the syndrome calculator block of RS decoders. The main feature of this method is to prove that it is possible to compute only a few syndrome coeffi-cients — less than half — to detect whether the codeword is correct. The theoretical estimate of the prob-ability that the new algorithm failed is shown to depend on the number of syndrome coefficients computed. The algo...     

有限域上Reed-Solomon码的一个注记(英文)

设Fq是特征为p的q元有限域.固定Fq的一个非空子集D={x1,…,xn}.熟知标准Reed-Solomon码Cq(Fq,k)的对偶码Cq(Fq,q-k)仍为Reed-Solomon码.对于广义Reed-Solomon码Cq(D,k),给出存在广义Reed-Solomon码Cq(B,n-k),使得Cq(D,k)与Cq(B,n-k)互为对偶码的一个充要条件.并由此构造出一类满足此条件的广义Reed-Solomon码.关键词:Reed-Solomon码;自对偶码;本原元素     

自正交码的组合构造与应用

量子纠错码是量子计算和量子通信可靠运行的保障,构造具有很好参数的量子纠错码是重要的研究问题之一.用二元线性码构造量子码的方法有CSS(Calderbank-Shor-Steane)方法和Steane方法,这两种方法都建立在如何构造给定对偶距离的自正交码上,研究了用组合方法构造二元自正交码问题.由已知对偶距离的二元自正交码链,用组合方法构造对偶距离为3、4、5和6的二元自正交码, 以及对偶距离为3、4、5和6的二元自正交码构成二元自正交码链的条件.在此基础上, 对每个满足47≤n≤70的 , 构造出参数为[n, n-s-t, 5][n, n-s, 3]和[n, n-u-v, 6][n, n-v, 4]的S-链.利用所得到的码链,由Steane构造法构造出距离为5和6的具有很好参数的量子纠错码,改进了前人得到的几个量子纠错码的参数.     

时域Reed-Solomon译码器及其在FPGA上的实现

基于Blahut提出的RS(Reed Solomon)码时域译码算法 ,提出了一种时域RS译码器 ,详细讨论了FPGA(现场可编程门阵列 )实现该译码器的过程 ,并以六进制RS( 63 ,4 7)码为例对用FPGA实现的RS译码器性能进行了分析 ,该译码器输入码流速率可达 6Mbit s,占用的FPGA (SpartanⅡ系列 )的资源不到相应频域译码器的一半。