码率自适应QC-LDPC码的研究

采用码率自适应分割和部分行合并2种方法来构造码率自适应准循环低密度奇偶校验(QC-LDPC)码,将一定码率的QC-LDPC码作为母码,得到一系列不同码率的子码。仿真结果表明,2种方法构造的码率自适应QC-LDPC码均表现出良好的性能,与基于有限几何直接构造出来的单个码率QC-LDPC;码相比,性能并没有损失。     

基于IEEE 802.16e标准中低密度校验码的码率适配设计

针对宽带无线接入标准IEEE 802.16e,提出了实用的、低复杂度的码率适配（RC）低密度校验（LDPC）码构造方案.依据标准中LDPC码校验矩阵和参数集合,采用校验位删除和校验矩阵扩展两种算法来实现码率0.1-0.9范围内动态变化的RC LDPC码,比较、分析用两种方法构造不同码率时的译码性能.仿真结果表明,校验矩阵扩展方法适用的码率动态范围明显大于校验位删除;扩展方案基本满足系统业务对码率的需求,具有良好的译码性能和较低的实现复杂度,适用于IEEE 802.16e标准中的混合ARQ等链路自适应技术.     

QC-eIRA码的构造及其变码率编码器FPGA实现

针对非规则重复累积码(extended irregular repeat-accumulate, eIRA)校验矩阵中H_1矩阵的随机性,提出采用有限域构造H_1矩阵的方法,并构造出了几种高码率码型。新构造码型既保留了eIRA码特殊的结构,同时又具有准循环LDPC码(quasi-cyclic low density parity check codes, QC-LDPC)的特点。仿真结果表明,当码长达到8175时,新构造码型的性能明显优于QC-LDPC码,在中长码长时表现出较好的性能。基于新码型结构特点,设计通过读写随机存储器(random-access memory,RAM)实现校验位计算的编码器硬件架构,采用Verilog HDL在Virtex 4 xc4vlx60芯片上实现了编码器,结果显示,相比于基于移位累加器组的传统QC-LDPC码,新的编码架构占用的硬件资源大幅降低,且更利于灵活实现变码率编码。     

一种改进的QC-LDPC码及其编码器FPGA实现

为了提高低密度准循环奇偶校验码（quasi-cyclic low density parity check codes,QC-LDPC）的编码码率灵活性和降低该码的实现复杂度,提出了一种改进的 QC-LDPC 码构造方法,并通过构造校验矩阵设计出了几种高码率码型,仿真结果表明该码在中、长帧长时性能优于相近参数的传统 QC-LDPC 码;针对该码型设计了一种基于随机存取存储器（random-access memory,RAM）的编码器硬件架构,通过存储地址指针实现对校验矩阵的存储,使得编码器能灵活地实现变码率和变帧长编码。采用 verilog 硬件描述语言在 Spartan-3 XC3S1500芯片上实现了编码器。综合结果显示：新的硬件编码架构较基于移位寄存器的传统 QC-LDPC 码的编码器硬件架构,在编码延时保持相同而硬件资源大幅降低的情况下,编码器系统的最高频率达到了225．174 MHz,能满足高速编码需求。     

定码长多码率QC-LDPC码的构造

通信系统通常需要支持多种码率的信道编码以适应不同的信道条件。为了简化系统实现的复杂度,该文提出了一种码长固定、兼容多码率、准循环低密度奇偶校验(QC-LDPC)码的构造方法。该方法利用修正的渐进边增长(PEG)Reed-Solomon(RS)码算法生成母码的校验矩阵,结合校验矩阵的行合并得到具有相同结构的多码率QC-LDPC码的校验矩阵。在译码时多码率LDPC码可以共用同一个译码器,从而大大减少了译码的硬件资源。实验结果表明:该方法生成的多码率LDPC码的性能均优于第二代欧洲数字地面电视广播传输标准(DVB-T2)中对应码率的码,且译码器硬件资源与单码率的LDPC译码器相当。     

滑动矩形窗式的QC-LDPC码设计

提出了一种滑动矩形窗式QC-LDPC码的构造方法,该方法无需计算机搜索便能消除4环,然后根据矩形窗在全矩阵中的滑动将其覆盖的元素取出作为基校验矩阵的原始部分,得到的矩阵具有不同的扩展系数及结构,并通过去对角线法改进矩阵的度分布.仿真结果表明:该方法在误码性能损失不多的情况下,可实现码率、码长的灵活变化,提高了可用QC-LDPC码的范围,更适合于自适应传输系统.同时,校验矩阵采用准双对角线结构,其编码算法具有线性复杂度,便于硬件实现.     

面向中国DTTB标准的多码率LDPC译码器

为了简化中国数字电视地面广播(DTTB)标准的信道解码,提出了一种三码率合一的准循环低密度奇偶校验(QC-LDPC)译码器,利用了3种码率QC-LDPC码的结构和参数特点。该译码器采用简化的译码流程、新颖的多码率复用模式和半并行的译码结构,已成功应用于符合中国DTTB标准的接收机芯片设计。仿真和测试结果表明,该译码器在加性白色G auss噪声信道下的误码性能与单码率译码器误码性能相当。硬件实现结果表明,该译码器的资源利用率远远超过了传统的单码率译码器。该译码器结构适用于各种QC-LDPC译码器的简化设计。     

基于Fibonacci-Lucas序列构造大围长QC-LDPC码的方法

基于斐波那契-卢卡斯序列并结合三角旋转法提出一种围长至少为8的斐波那契-卢卡斯准循环低密度奇偶校验(fibonacci-lucas quasi-cyclic low-density parity-check, F-L-QC-LDPC)码的构造方法。该方法所构造的F-L-QC-LDPC码不存在四环和六环,计算复杂度低,硬件实现简单且节省硬件存储空间,具有优秀的纠错性能。仿真结果表明,当误码率(bit error rate,BER)为10-6时,该方法所构造的码长为2 700且码率为0.5的码型,相较于基于Fibonacci数列并结合三角旋转法构造的同码长码率的QC-LDPC(2 700,1 352)码,净编码增益(net coding gain,NCG)提高了约1.0 dB,相较于基于卢卡斯数列大围长构造方法构造的QC-LDPC(2 700,1 353)码,NCG提高了约1.6 dB。且同样条件下,该方法构造的码长为2 580且码率为0.5的码型与基于等差数列构造的QC-LDPC(2 580,1 292)码相比,NCG提高了约1.0 dB。     

自适应码率QC-LDPC码编码器的FPGA实现

准循环低密度奇偶校验码(QC-LDPC codes)相比其他的LDPc码具有简单的编码结构,拥有较好的应用前景.通过构造校验矩阵设计了不同码率和不同帧长的具有系统结构的QC-LDPC码,并分析了这些码的性能,随后将编码过程分阶段引入主从控制模块及复用基本SRAA组,设计了变码率和变帧长的编码器,并用Verilog HDL语言在Spartan 3 3s1500fg676芯片上实现了编码器的设计.综合报告表明:在使用适中的硬件资源情况下,系统最大频率达到了174.856 MHz,能满足高速编码的要求.     

非规则QC-LDPC码联合自适应均衡技术在浅海水声信道研究

浅海水声信道具有长时延、多途强、起伏快等特点,为提高数据传输可靠性,采用纠错能力强、编译码复杂度低的非规则准循环低密度奇偶校验(QC-LDPC)码作为信道纠错码方案,并联合自适应判决反馈均衡器(DFE)作为接收机结构以消除码间干扰(ISI).综合考虑非规则QC-LDPC码编译码参数选择、自适应均衡器中的最小均方差(LMS)、可变步长LMS(SVSLMS)和递归最小二乘(RLS)等3种算法的性能与复杂度权衡问题,结合福建泉港浅海域实测水声信道特性,研究了该接收机的性能.仿真结果表明:非规则QC-LDPC码的性能优于随机构造的规则LDPC码;联合自适应均衡的非规则QC-LDPC码可显著提高浅海水声通信系统性能,在较高信噪比(SNR)下,选用RLS算法时,误码率(BER)可降为0(15dB),选用低复杂度的SVSLMS算法BER可达到10-4(18dB).     

基于QR码和SPC码的双广义LDPC码构造及性能研究

为了降低低密度奇偶校验(low-density parity check, LDPC)码的错误平层,使其满足移动高清视频传输的极低误比特率(bit error rate, BER)要求,构造了一种基于平方剩余(quadratic residue, QR)码和单奇偶校验(single parity check, SPC)码的双广义LDPC(doubly-generalized LDPC, D-GLDPC)码。所构造的D-GLDPC码克服了有限码长的LDPC码性能不佳的问题以及广义LDPC(generalized LDPC, GLDPC)码的码率损失问题。基于QR码构造了准循环低密度奇偶校验(quasi cyclic LDPC, QC-LDPC)码,以QR码和SPC码作为分量码来构造D-GLDPC码,采用后验概率(a posteriori probability, APP)译码算法简化D-GLDPC码的译码。仿真结果表明,D-GLDPC码相比同码长同码率的LDPC码,在错误比特率和译码收敛速度上有明显的性能提升。     

基于QC-LDPC码的联合信源信道编码研究

基于欧式几何构造的准循环LDPC码(quasi-cyclic LDPC,QC-LDPC)应用于联合信源信道编码(joint source and channel coding,JSCC)系统中,由于JSCC系统中信源码和信道码存在特殊的边连接关系,致使满足信源码字和信道码字之间特殊连接关系的QC-LDPC码字比较少,但至少QC-LDPC码可以用来作为JSCC系统中的信道码.仿真结果表明,双QC-LDPC码的JSCC系统纠错性能相比双随机LDPC码的JSCC系统有明显的改善,同时前者的译码迭代次数明显少于后者,从而提升了译码效率.仅使用QC-LDPC码作为信道码的JSCC系统也比双随机LDPC码的JSCC系统有更好的性能,且其迭代次数也更少.     

基于Hoey序列的QC-LDPC码构造方法

基于Hoey序列提出了一种列重为3,并环长至少为8的准循环低密度奇偶校验(quasi-cyclic low-density parity-check,QC-LDPC)码的新颖构造方法,该构造方法能避免短环的产生,有较好的纠错性能,可通过改变参数值进而改变码长和码率.对提出的构造方法进行了环长至少为8的证明,用Matlab搭建了通信系统的仿真模型,并在此模型基础上对基于该构造方法构造的QC-LDPC(900,452)码进行了仿真分析,仿真平台是在高斯白噪声(additive white Gaussian noise,AWGN)信道下,调制方式为二进制相移键控(binary phase shift keying,BPSK)调制,译码算法为和积算法(sum product algorithm,SPA).仿真结果表明,当误码率(bit error rate,BER)相同时,利用该构造方法所构造的QC-LDPC(900,452)码的净编码增益(net coding gain,NCG)比基于等差数列(arithmetic progression sequence,APS)构造的QC-LDPC(896,452)码以及基于最大公约数(greatest common divisor,GCD)构造的QC-LDPC(900,453)码的NCG都提高了,且所有码的码率均为0.5.     

基于矩阵分解的有限几何LDPC码的研究

随机构造的LDPC（low density parity check codes）码长的增加,所需存储空间过大,编码复杂度过高.针对该问题,研究了具有代数结构的有限几何LDPC码.基于有限域几何空间的点和线来构造校验矩阵,并通过矩阵行列分解得到不同码率、码长的非规则QC-LDPC码.该类LDPC码是准循环码,其编码复杂度与码长成线性关系,对应的Tanner图没有4环存在.仿真结果表明：MSK调制、AWGN信道条件下,该类码与类似参数的随机码相比较,当信道误码率为10-6时,译码增益约为0.05～0.15dB.     

基于等差数列与原模图的QC-LDPC码构造方法

针对准循环低密度奇偶校验 (quasi-cyclic low-density parity-check, QC-LDPC)码循环置换矩阵的移位次数确定问题,提出一种基于等差数列与原模图(arithmetic progression and protograph, APP)构造QC-LDPC码的新方法。该方法通过特殊等差算法得出等差数列,原模图结合该等差数列得到待扩展的基矩阵。该方法所构造的QC-LDPC码可灵活地选择码长和码率,而且其校验矩阵的围长至少为8。使用Matlab搭建了通信系统仿真模型,并在此模型基础上基于该构造方法构造的APP-QC-LDPC(4000,2000)码进行了模拟仿真。仿真结果表明,在相同条件下,当误比特率(bit error rate, BER)为10-6时,所构造码率为0.5的APP-QC-LDPC(4000,2000)码相对于基于渐进边增长(progressive edge growth, PEG)算法构造的PEG-QC-LDPC(4000,2000)码、基于等差数列(arithmetic progression, AP)算法构造的AP-QC-LDPC(4000,2000)、基于修饰(masking, M)技术所构造的M-QC-LDPC(4000,2000)码和基于最大公约数(greatest common divisor,GCD)算法所构造的GCD-QC-LDPC(4000,2000)码分别能改善约0.46,0.55,0.9和1.06 dB的净编码增益(net coding gain, NCG),具有较好的纠错性能。     

基于GPU的高吞吐量QC-LDPC码编码器实现

目前准循环低密度奇偶校验(quasi-cyclic low-density parity-check,QC-LDPC)码快速编码普遍采用现场可编程逻辑门阵列(field programmable gate array,FPGA)、专有电路(application-specific integrated circuit,...     

基于Stanley序列的QC-LDPC码新颖构造方法

针对准循环低密度奇偶校验(quasi-cyclic low-density parity-check,QC-LDPC)码的短环结构会严重影响码字纠错性能的问题,基于Stanley序列(Stanley sequence,SS)提出一种围长至少为8的QC-LDPC码新颖构造方法。从Stanley序列中选取某些特定元素构成一个呈递增关系的集合,利用穷举算法搜索出满足无环4和环6条件的元素得到另一个递增集合,构造相应的指数矩阵,得到其奇偶校验矩阵。仿真结果表明,在误码率(bit error rate,BER)为10^-6时,所构造的SS-QC-LDPC码与同码率码长的其他QC-LDPC码码型相比,其净编码增益均有一定提升,因而其纠错性能较好,且无错误平层现象。此外,该构造方法的计算复杂度较低。