A low-cost compact AES architecture for wireless sensor network

The implementation of small size cryptography algorithm is a critical problem for wireless sensor network. A low cost compact intellectual property (IP) core of the entire advanced encryption standard (AES) algorithm for wireless sensor network is presented in this paper. A compact encryption and decryption system using only four sharing S-Boxes is obtained, employing sharing between the encryption and decryption processes. Our design proposes use of composite field data path for the SubBytes and InvSubBytes transformations. With an implementation of the AES block cipher with Virtex Ⅱ Pro FPGA using 0.13μm and 90nm process technology, our area optimized consumes 16.8k equivalent gates. The speed of this implementation is also reduced to 0.45Gbits/s. Compared with previous implementations, our design achieves significant low-cost area with acceptable throughput.     

AES的结构及其S-box分析

分析了AES的加解密原理和密钥生成器的结构，S－box的分布特性。指出了AES与其密钥生成器之间存在一种结构上的同步性，这种同步性可能成为AES的弱点；AES的S－box具有短周期，不具有良好的分布特性。这给AES的密码分析提供了可能，也许会成为AES的致命弱点。     

An asynchronous pipeline architecture for the low-power AES S-box

To obtain a low-power and compact implementation of the advanced encryption standard （AES） S- box, an asynchronous pipeline architecture over composite field arithmetic was proposed in this paper. In the presented S-box, some improvements were made as follows. （1） Level-sensitive latches were inserted in data path to block the propagation Of the dynamic hazards, which lowered the power of data path circuit. （2） Operations of latches were controlled by latch controllers based on presented asynchronous sequence element： LC-element, which utilized static asymmetric C-element to construct a simple and power-efficient circuit structure. （3） Implementation of the data path circuit was a semi-custom standard-cell circuit on 0.25μm complementary mental oxide semiconductor （CMOS） process; and the full-custom design methodology was adopted in the handshake circuit design. Experimental results show that the resulting circuit achieves nearly 46% improvement with moderate area penalty （ 11.7% ） compared with the related composite field S-box in power performance. The presented S-box circuit can be a hardware intelli-gent property （IP） embedded in the targeted systems such as wireless sensor networks （WSN）, smart-cards and radio frequency identification （RFID）.     

动态密钥机制AES算法在汽车门禁系统中的应用

针对传统汽车无钥门禁系统中AES加密算法固定初始密钥存在密钥管理难度问题,文章提出一种基于动态密钥机制下的AES算法。实验结果表明该算法不仅可以实时有效地更新管理AES算法的初始密钥,而且对系统中身份认证过程中的数据安全防盗性有较好的改善,在一定程度上消除了该系统密钥泄露的安全隐患,对无钥门禁系统中身份认证协议的设计具有一定的参考价值。     

Rijndael加密算法的已知答案测试

详细介绍了Rijndael算法的工作原理,指出Rijndael的优缺点,说明了在AES算法征集中Rijndael算法最终获胜的原因.在完整实现Rijndael算法的基础上,采用已知答案测试,进行了可变密钥测试,可变明文测试,已知表数据测试,中间过程变量测试,验证了Rijndael算法的正确性和稳定性.RAM容量有限情况下,通过使用缓冲器计算轮密钥,几乎不出现计算负荷.图3,表2,参6.     

一种新的数字混沌密码序列及其性能分析

为产生数字混沌密码序列,提出了一种新的数字混沌密码序列的设计与生成方法,基于连续混沌系统的直接离散量化和现场可编程门阵列(field programmable gate array,FPGA)技术,密钥参数为初始条件和混沌系统的参数值,其密钥空间大,既可同时产生多路密码序列,又可产生大量不同密钥的密码.基于FPGA产生的混沌密码序列尤其能够有效避免模拟电路所带来的参数失配问题.该混沌密码序列发生器通过了基本的美国国家标准技术研究院(national institute of standard and technology,NIST)测试,可应用于基于软硬件的扩频通信和信息加密.     

基于超混沌AES图像加密算法

为提高图像加密算法的安全性能, 提出了一种改进的AES（Advanced Encryption Standard）超混沌加密算法。该算法根据超混沌系统产生的混沌序列进行排列组成S盒, 对明文图像做像素值替换;利用加入外部密钥的混沌序列分别对图像像素点进行行、 列位置置乱, 并对加密算法的安全性能进行了深入分析。仿真实验结果表明, 该算法具有更高的系统安全性, 不仅具有较大的密钥空间和较高的密钥敏感性, 而且能有效抵抗统计攻击和差分攻击等。     

基于FPGA的多路温度测量系统

讨论了一种以FPGA为核心的多路温度测量系统、该系统能进行单路定时和多路循环温度测量;以及测量数据的存储和异步传送;并具有高集成度、高速和高可靠性的特点.     

AES算法的C语言实现及测试向量生成

在VC环境下 ,设计实现了高级加密标准 (AES)算法。密钥长度及加密/解密模式由用户控制 ,程序主要用于产生测试向量进行后期IC设计测试 ,也可应用于文件的加解密操作。     

Dynamic inhomogeneous S-Boxes in AES： a novel countermeasure against power analysis attacks

Substitution boxes (S-Boxes) in advanced encryption standard (AES) are vulnerable to attacks by power analysis. The general S-Boxes masking schemes in circuit level need to adjust the design flow and library databases. The masking strategies in algorithm level view each S-Box as an independent module and mask them respectively, which are costly in size and power for non-linear characteristic of S-Boxes. The new method uses dynamic inhomogeneous S-Boxes instead of traditional homogeneous S-Boxes, and arranges the S-Boxes randomly. So the power and data path delay of substitution unit become unpredictable. The experimental results demonstrate that this scheme takes advantages of the circuit characteristics of various S-Box implementations to eliminate the correlation between crypto operation and power. It needs less extra circuits and suits resource constrained applications.     

用于高速网络安全协处理器的抗功耗攻击AES算法引擎设计

为提高密码算法芯片抵抗侧信道攻击,尤其是功耗攻击技术的能力,针对一款用于高速网络安全协处理器中的AES(高级加密标准)算法引擎,采用了软件级数据掩模方法进行了抗功耗攻击的电路设计。该设计中的AES算法引擎的原始模块是一种加解密共用S-box的结构,采用2种完全不同的方法实现了抗功耗攻击电路:一种采用SRAM(static random access memory)方式来实现数据掩盖,另一种基于硬件复制方式。通过产生随机功耗或虚假功耗以掩盖实际功耗与加解密数据运算之间的关系。使用功耗仿真软件PrimePower进行仿真的结果表明,未加保护的电路在1 000条功耗曲线内就可以被攻破,采用了本设计的电路可以抵抗10 000条以上的功耗曲线,可见AES算法引擎的安全性有显著的提高。经FPGA(field programmable gate array)验证,证明本文提出的2种设计均是可行的。     

SAA7111A芯片在视频图像处理FPGA设计中的应用

信息化产业的迅速发展促使视频图像处理技术广泛应用于各种领域,Philips公司生产的增强型视频输入处理芯片SAA7111A在图像处理前端实现了AD转换和解码的功能,该文介绍了该芯片的功能,并给出利用该芯片实现视频图像处理功能的FPGA板的软硬件设计方法。     

BM 迭代算法的循环架构设计及实现

BCH码的译码问题主要归结为一个关键方程的解决,即错误位置多项式的求解,BM迭代算法自1966年由BerlekampMassey提出以来经过不断改进,已经成为解决这一问题的成熟算法。提出了一种适合硬件实现的BM迭代算法的循环架构设计,并在此架构下分别实现了基于BM迭代算法和其简化算法的二元BCH(15,5)的FPGA译码器,显示出这一循环架构易于模块移植的优点。仿真结果表明：码组中任意不大于3 bit的随机错误都可以给予纠正。     

Linear-Differential Cryptanalysis for SPN Cipher Structure and AES

0 Introduction Substitution and permutation network (SPN) structure is one of the most widely used structures in block ciphers. The SPN structure is based on Shannon’s principles of confusion and diffusion[1] and these principles are implemented through …     

针对高级数据加密标准的最大差分功耗分析

在讨论AES功耗模型的基础上,提出了一种新的最大差分功耗攻击(MDPA)的方法.算法对被攻击的部分明文用猜测的密钥进行变换,采用差分的方法去除噪声,比较由变换后的明文和正确密钥产生的一组功耗值,通过寻找最大功耗值得到正确的密钥.采用MDPA方法和相关功耗分析的方法对AES进行了仿真攻击实验,结果证明了本文所提方法的有效性,同时也显示MDPA方法能够以合理的攻击代价显著增强相关功耗分析攻击的效果.     

网络安全防护系统的研究与设计

提出了一种全新的基于服务器的网络安全防护系统的设计方式。采用服务器主机加NetFPGA板卡的架构,其中NetFPGA完成包过滤和内容检测功能,而配置、更新规则及入侵检测功能则在服务器端由软件实现。NetFPGA通过PCI接口与被防护主机联合工作,从而实现了防火墙与入侵检测的联动。结果表明在发现入侵之后可以更准确,更有针对性地做出反应。     

准循环LDPC码低存储量译码器设计与实现

研究了准循环低密度奇偶校验 (quasicyclic low density parity check, QCLDPC) 码及最小和译码算法,设计了合理的非均匀量化译码方案。充分利用准循环LDPC码校验矩阵的准循环结构特点,设计了一种低存储量准循环LDPC码的译码结构,详细描述各部分组成及功能。基于最小和译码算法及非均匀量化方案,给出了纠错性能的模拟测试结果。按照该译码结构在Xilinx公司的XC3S2000器件上实现了码长为9 216、码率为1/2的准循环LDPC码译码器。FPGA（field programmable gate array）实现结果表明,与传统译码结构相比,该译码结构可节省约30%的存储空间,在性能与实现复杂度间取得了较好的平衡。     

基于FPGA的欧洲应答器编码实现

应答器作为车地间信息传输的方式之一,在列车运行控制系统中有广泛的应用,欧洲列车控制系统(ETCS)就利用欧洲应答器(EUROBALISE)来实现车-地间的通信.本文在EU-ROBALISE编码原理的基础上,设计了一种利用现场可编程逻辑门阵列(FPGA)来实现EU-ROBALISE实时编码的方法,在MAX PLUS Ⅱ平台上应用VHDL硬件描述语言进行了仿真分析,最后的验证结果表明设计正确,达到了预期的目的.     

基于流水线架构的卷积神经网络FPGA实现

卷积神经网络（CNN）已被广泛用于图像处理领域,且通常在CPU和GPU平台上进行计算,然而在CNN推理阶段存在CPU计算速度慢和GPU功耗高的问题。鉴于现场可编程门阵列（field programmable gate array,FPGA）能够实现计算速度和功耗的平衡,针对当前在卷积结构设计、流水线设计、存储优化方面存在的问题,设计了基于FPGA的卷积神经网络并行加速结构。首先将图像数据和权值数据定点化为16 bit定点数,一定程度上减少了乘加运算的复杂性;然后根据卷积计算的并行特性,设计了一种高并行流水线卷积运算电路,提高了卷积运算性能,同时也对与片外存储进行数据交互的流水线存储结构进行了优化,以减少数据传输的时间消耗。实验结果表明,整体加速器在ImageNet数据集上的识别率达到94.6%,与近年来相关领域的报道结果相比,本文在计算性能方面有一定的优势。     

基于FPGA的基-16FFT模块的实现

阐述了采用Alter公司的StratixⅡ系列FPGA设计高速FFT处理器的实现方法及技巧;充分利用其芯片的硬件资源,减少复杂逻辑,采用流水方式对复数数据实现了FFT运算;整个设计采用流水与并行方式尽量避免“瓶颈”的出现,提高系统时钟频率,达到高速处理;实验表明,此处理器既有专用ASIC电路的快速性,又有DSP器件灵活性的特点,适合用于高速数字信号处理。