应用于CDR电路的DPLL设计与实现

数字锁相环(DPLL)技术在数字通信、无线电电子学等众多领域得到了极为广泛的应用,利用DPLL可以从串行位流数据中恢复出接收位同步时钟。时钟数据恢复(CDR)电路是同步光纤系统中的核心部件,性能优越的锁相环电路对CDR电路的实现有着极其关键的作用。本文介绍了一种全数字化CDR电路的设计。仿真和实验测试结果表明,该CDR电路可以对相位变化快速同步,尤其对突发数据的时钟恢复,相位抖动的消除有效。     

一种改进的一阶数字锁相环(简报)

锁相环(PLL)在电子通信中得到了广泛的应用,并已成为频率合成、调制解调等领域的关键技术.随着近年来数字通信的兴起和集成电路的发展,数字锁相环(DPLL)正以其数字化、集成化和高频率的优势得到越来越广泛的应用.本文在对传统的一阶数字锁相环分析的基础上,提出了一种更为灵活的一阶数字锁相环的实现方法,并提高了性能,且易于用FPGA实现.最后,本文列举了该数字锁相环在上海市科委重点项目"微机电系统一微带天线与中继系统"中的应用,并收到了理想的效果.     

数字锁相环的ASIC设计

根据锁相环的特点，提出了利用ASIC算法设计数字锁相环DPLL。在对其进行严格数学推导和分析的基础上，在FPGA上得以实现。从原理上分析了稳态误差的减小和稳态建立的过程，最后给出了利用VHDL语言编程仿真的结果。整个系统的锁相环部分达到了锁定速度快、相位抖动小、锁定精度高的结果。     

快速高精度BPSK信号载波相位同步算法

提出了一种离散Fourier变换(DFT)和数字锁相环(DPLL)联合的二相相移键控(BPSK)信号载波相位同步算法.该算法采用平方运算和DFT对BPSK信号进行频率粗估计,通过设计数字锁相环快捕带宽,保证频率粗估计作初始频点的数字锁相环直接工作在快捕状态.数字锁相环经过约1个频率周期锁定,提供满足解调性能的精确同步载波信号.仿真表明,算法满足快速高精度载波同步要求,且避免了传统的锁频和锁相环联合算法锁定时间过长的问题.采用全数字结构,算法易于数字信号处理器(DSP)等数字芯片实现.     

基于FPGA的正弦信号发生器的设计与实现

本文使用直接数字频率合成器(DDS)设计和实现正弦信号发生器,并用VHDL硬件语言描述,以Altera Cyclone FPGA EP1C3T144C8作为硬件载体,配合锁相环和高速DAC TH5565芯片实现了正弦信号发生器.     

一种在全数字锁相环中进行振荡器增益估计的新算法

提出一种在全数字锁相环中对数控振荡器进行增益估计的新算法。此算法充分利用全数字锁相环内部的数字信息, 通过计算相位误差、频率误差和振荡器的频率控制字的变化,对数控振荡器的增益进行实时估计, 使全数字锁相环对外界环境变化的免疫程度更高。此算法适用于所有采用基于累加器结构的全数字锁相环, 而且可以在应用最广泛的二阶Ⅱ型锁相环中准确地工作。     

应用于全数字锁相环的动态器件匹配与低功耗鉴相技术

提出了应用于全数字锁相环的改进的动态器件匹配技术和低功耗鉴相技术.利用低功耗鉴相技术简化了传统的全数字锁相环的鉴相原理,发明出一种新型的数字鉴相器,降低了数字电路实现的复杂性,降低了功耗;同时,本文所述的应用于全数字锁相环的动态器件匹配技术,降低了电容的工艺偏差对锁相环输出调谐曲线的不利影响,优化了锁相环的性能.该全数字锁相环采用TSMC 0.13μm CMOS工艺进行设计,仿真结果表明,本文所述的低功耗鉴相器功能正确,可使全数字锁相环正确地锁定在2.4～5.2GHz,本文所述的基于改进算法的芯片中鉴相器部分具有传统架构鉴相器53.2%的功耗与66.5%的芯片面积.测试结果表明,动态器件匹配技术使振荡器的输出调谐曲线(本文指输出频率与DCO调制字码值的曲线关系)更加接近理想情况.     

全数字锁相环系统的分析及优化

以TI(Texas Institute)于2003年发布的全数字锁相环为原型,在系统分析的基础上,提出了锁相环系统结构的改进方案.系统仿真结果显示改进后的结构在保证系统对稳定性、输出精度、分辨率和锁定时间要求的前提下,简化了系统结构并降低了功耗.     

一种基于FPGA的曼彻斯特编译码电路设计

运用VHDL硬件描述语言以及Max-plus软件平台,采用超前滞后型全数字锁相环提取位同步时钟的方法,设计了一种基于全数字锁相环的曼彻斯特编译码电路,给出了详细的设计过程和波形仿真,并在GW48-CK实验平台上进行了下载验证.     

超前滞后型数字锁相环LL-DPLL在FPGA／CPLD中的实现

研究超前滞后型数字锁相环的系统原理．讨论了数字信号在3个功能模块超前滞后的原理，给出了它们在FPGA／CPLD中实现的方式，为需要全数字锁相环控制的设备提供了一种可行的电路设计方案．     

Steady-State Performance of Kalman Filter for DPLL

For certain system models, the structure of the Kalman filter is equivalent to a second-order variable gain digital phase-locked loop (DPLL). To apply the knowledge of DPLLs to the design of Kalman filters, this paper studies the steady-state performance of Kalman filters for these system models. The results show that the steady-state Kalman gain has the same form as the DPLL gain. An approximate simple form for the steady-state Kalman gain is used to derive an expression for the equivalent loop bandwidth of the Kalman filter as a function of the process and observation noise variances. These results can be used to analyze the steady-state performance of a Kalman filter with DPLL theory or to design a Kalman filter model with the same steady-state performance as a given DPLL.     

基于VHDL的全数字锁相环的设计

叙述了全数字锁相环的工作原理,提出了应用VHDL技术设计全数字锁相环的方法,并用复杂可编程逻辑器件CPLD予以实现,给出了系统主要模块的设计过程和仿真结果。     

高稳定BPSK信号载波相位同步算法

基于二相相移键控(BPSK)信号幅度剧烈变化会严重影响数字锁相环的环路带宽和稳定性,提出了一种数字自动增益控制(AGC)和锁相环(PLL)联合的高稳定BPSK信号载波相位同步算法.采用指数增益放大非相关反馈自动增益控制环路对输入调制信号进行幅度调整,使输出AGC的调制信号幅度稳定在预定值,再将幅度稳定调制信号输入到数字三阶PLL进行精确载波相位估计.仿真结果表明,算法避免了数字三阶PLL由于调制信号幅度变化带来的环路不稳定,且在信噪比(SNR)动态范围内,保证环路噪声性能满足BPSK信号解调的要求.     

激光通信数字环时隙同步器环路滤波器设计

以５１系列单片机为硬件平台，设计了均值法、三点法和筛选法三种数字环路滤波器算法，分析了采用这三种环路滤波器算法的数字锁相环时隙同步器的性能指标并进行了计算机仿真．仿真和实验结果表明，采用筛选法的时隙同步器具有较快的捕获速度和最好的抗噪性能，可用于强噪声环境下的激光水下通信系统     

一种基于FPGA精确位同步的设计与实现

详细介绍了如何在FPGA中利用VHDL语言实现数字锁相环,以便从位流数据中恢复出位时钟,以保证数据的正确解调。     

DPLL implementation in carrier acquisition and tracking for burst DS-CDMA receivers

This paper presents the architectures, algorithms, and implementation considerations of the digital phase locked loop (DPLL) used for burst-mode packet DS-CDMA receivers. As we know, carrier offset is a rather challenging problem in CDMA system. According to different applications, different DPLL forms should be adopted to correct different maximum carrier offset in CDMA systems. One classical DPLL and two novel DPLL forms are discussed in the paper. The acquisition range of carrier offset can be widened by using the two novel DPLL forms without any performance degradation such as longer acquisition time or larger variance of the phase error. The maximum acquisition range is 1/(4T), where T is the symbol period. The design can be implemented by FPGA directly.     

无互联线逆变器并联系统中并机控制系统的设计

介绍了逆变器无互联线并联系统中单台逆变器切入交流母线的工作原理。设计了基于DSP控制的并联切入系统的整体框架,在此框架内比较了几种判断交流母线有无电压方法,并分别分析了这几种方法的优点和缺点,在此基础上提出了一种全新的判别方法,此方法与数字锁相环结合控制,大大节约了逆变器并联系统硬件成本和软件资源,取得了良好的控制效果。     

利用FPGA实现数字锁相及频率转换

介绍了用ＦＰＧＡ（现场可编程门阵列）器件实现数字锁相环路和频率转换功能,分析了数字锁相环路的基本原理及实现过程,对设计实现过程中应注意的相关问题也作了具体讨论。