5/3提升小波变换及逆变换的FPGA设计方法

研究了提升小波的硬件实现方法,根据FPGA器件具有快速逻辑处理能力的特点,采用流水线的加法及桶状移位操作指令,设计了一种适合FPGA实现的快速小波变换硬件结构.采用基于Matlab的设计工具DSP Builder,在Altera FLEX10K20器件上实现5/3小波变换及逆变换的功能,并在Quartus软件下进行综合、仿真及下载.实验结果证明采用FPGA实现提升小波变换具有处理速度快、代码可移植性强的特点.     

FPGA设计验证中的软硬件协同仿真测试方法

在FPGA设计验证中通常采用软件仿真的手段验证功能的正确性,有时也会配合采用硬件仿真手段,但软件仿真和硬件仿真分别存在仿真过程耗时长和可监测性差的不足,难以很好地满足FPGA验证工作的需求.针对FPGA验证工作中软件仿真和硬件仿真的局限性,通过对软仿、硬仿及软硬协同3种仿真手段进行比较,提出软硬件协同仿真的基本原理及技术手段.在软硬件协同仿真平台上分别对某基带FPGA软件和某采集控制FPGA软件进行实例验证,并与采用纯软件仿真的结果进行比较.结果表明:相对算法复杂度较高的某基带FPGA软件,纯软件仿真所耗时间为软硬件协同仿真的10倍;相对控制复杂度较高的某采集控制FPGA软件,纯软件仿真所耗时间为软硬件协同仿真的30倍.实验结果证明了该软硬件协同仿真技术的可行性和高效性.     

FPGA／CPLD技术在嵌入式系统的设计和应用

利用FPGA／CPLD实现嵌入式系统的硬件功能对于提高设计效率效果非常明显。而且FPGA／CPLD具有开发周期短,开发成本低,开发风险低和现场可灵活配置等特点。本文描述了一种大型工程图像控制打印机的嵌入式系统设计,且在软硬件划分阶段采用了与传统不同的实现方式,并且在系统结构层次上对系统的设计进行优化,大大提高了系统的效率。     

基于FPGA的图像缩放及边缘检测的硬件设计

微电子技术的快速发展,使越来越多复杂的算法固化为硬件结构成为可能。而FPGA的广泛应用和集成度的迅速提高,以及EDA设计仿真功能的增强,为基于FPGA的数字图像处理硬件设计提供了平台。本文着力探索新的基于FPGA的图像边缘检测与图像缩放的硬件设计。     

基于FPGA的波形发生器的设计与实现

以嵌入式微处理器软核NIOSⅡ为核心, 将微处理器、总线、数字频率合成器(DDS)、存储器、I/O接口等硬件设备集中在一片FPGA上.创建一个SOPC系统.通过软件编程实现不同频率,不同相位的波形.SoC系统的构建是利用Ahera的设计工具Quartus Ⅱ并结合Verilog-HDL语言,采用硬件编程的方法进行实现的.通过实验验证.本系统达到了预定的要求, 并证明了采用软硬件结合,利用DDS技术实现函数波形发生器的方法是可行的.     

基于FPGA的FIR滤波器设计方法的研究

介绍了应用流水线技术、分布式算法对FIR滤波器在FPGA硬件实现上的优化设计，并以Altera公司的DSP Builder为例，详迷了采用新一代DsP辅助设计工具，将MATLAB的Simulink环境和FPGA开发工具组合在一起，进行DSP设计的通用流程。     

FPGA与硬件描述语言(HDL)的设计

FPGA芯片是逻辑技术的硬件基础．而硬件描述语言(HDL)是具体逻辑实现的手段和工具，两者构成了逻辑技术的基本核心，文章针对两者特性进行介绍，结合应用提出了一种FPGA的设计流程．     

一种基于FPGA的频谱分析仪设计实验

<正>0引言FPGA(现场可编程门阵列)以其体积小、功耗低、稳定性高等优点被广泛应用于各类电子产品的设计中。FPGA技术是一门实践性很强的技术,要学习好FPGA,就必须配合一定的硬件设备不断的动手积累经验。本设计目的在于学习FPGA硬件电路的设计制作,在此基础上,配以相应的频谱分析仪软件进行验证,制作成一台测试验证仪。1设计框图     

基于PYNQ平台的人脸检测系统设计

ZYNQ平台提供了ARM+FPGA架构用以提高系统执行效率。PYNQ平台在ZYNQ基础上添加了linux+python环境,降低使用异构平台开发计算机视觉算法难度,因此对基于PYNQ的人脸检测系统进行研究。使用vivado工具链设计并实现人脸检测核心算法、使用高层次综合工具将检测算法定制为可复用IP核、添加粘合逻辑将定制的IP核与ZYNQ硬核相连、编写上位机驱动程序控制实现ARM和FPGA数据交互过程、实现数据采集并以视频流输入结果等步骤。此实验案例以软硬件协同设计为指导思想,充分发挥FPGA的并行计算性能和ARM程序设计灵活性,有效提高人脸检测系统执行效率。     

一种新型的单芯片级可进化硬件系统

针对可进化硬件（EHW）系统的需求,设计实现了FDP-2-SOPC芯片,芯片中嵌入了CPU和FPGA两种IP核,可实现硬件电路的重构和进化;以该芯片为系统核心建立了一种新型的软硬件结合的单芯片级EHW系统.为了提高电路重构速度,设计了针对EHW需求的快速局部重配置技术;为提高遗传算法的执行速度,设计了专用的随机数产生器...     

一种基于FPGA的面向网络应用的开发平台设计

提出了一种基于FPGA的面向网络应用的开发平台设计,介绍了平台的设计实现原理以及软硬件组成,描述了硬件设计中FPGA芯片及其他元器件的选取,以及软件及硬件逻辑模块设计,明确了为开发者提供的二次开发接口及由开发者开发实现的功能模块,最后给出了流量采集系统设计实例。开发者可利用本平台完成自定义网络设备的开发,在硬件层次上完成网络数据包的分析、处理及转发等功能,实现对网络数据的硬件高速处理。     

基于FPGA的嵌入式NFS服务器的设计与实现

NFS是一种比较成熟的分布式网络文件系统,为数据存储、管理提供了良好的解决方案,一般运行在通用计算机中。随着嵌入式系统资源的不断丰富,小型、便捷、易于扩展的NFS服务器对于嵌入式平台越来越重要。采用软硬件协同设计的方法,设计实现了一个基于FPGA平台的嵌入式NFS,包括NFS服务组件、文件系统、硬盘控制器等模块。前两个模块运行在FPGA内嵌Micro Blaze处理器上,后一个模块用硬件描述语言设计实现。对设计在Xilinx的XUPV5_LX110T开发平台进行了调试验证。     

芯片调试技术中插入点和监听电路区域的研究

根据硬件开销和缺陷的检测能力评估了一种可重构的调试设计方案.对于要调试的目标电路,首先设计并完成了一套由4个32位处理器核组成的多处理机系统,然后评估该调试设计电路的硬件架构.对改变调试电路排列的评估结果表明,调试电路的硬件开销占用所实现的多处理机系统在8.6%～12.7%的范围内.其次,对是否可以通过调试电路发现故障效应进行了评估.在一个16位处理器核上注入了10种不同的故障并且检查其是否会被每一个设置在处理器核上的观测点所发现,同时测量了观察所需的时钟周期数.最后还评估了每一种故障的可观察率以及每一个观察点的可观察率.     

基于SOPC嵌入式系统中软硬件协同设计方法研究

软硬件协同设计方法克服了传统设计方法的缺点,使嵌入式系统的设计效率更高,速度更快。通过研究嵌入式系统中基于SOPC的软硬件协同设计方法,论述了软硬件协同设计方法的特点,并且对设计流程中的系统任务描述、系统软硬件划分、软硬件协同综合、软硬件协同仿真等各个阶段进行了阐述,最后对软硬件协同设计的工具进行了介绍。     

基于FPGA设计的电视信号检测方法与实现

文章提出了利用信号时序检测方法监测电视信号的播出中断和非法干扰,采用FPGA设计实现对32路电视同步信号的实时检测,并依此设计出一个电视信号自动监测与报警系统;系统使用Verilog HDL语言进行硬件电路描述,使用Xilinx ISE9.1软件和ModelSim6.2仿真工具对FPGA设计进行配置和仿真,给出了硬件模块设计和部分软件代码;实验结果表明,系统达到了实用要求。     

高速MPLS路由器接口的设计

提出了一种高速MPLS路由器接口的设计方法，介绍了MPLS高速路由器的基本设计思想，将路由器接口划分为四个模块，并详细叙述了每个模型的设计细节，该路由器接口大部分功能由FPGA实现，采用了硬件路由与MPLS技术，是一种行之有效的高速路由器接口设计方法，并给出所设计路由器接口的FPGA仿真波形图。     

基于FPGA的SPI接口Flash控制器设计及其在存储配置数据中的应用

针对现场可编程门阵列(FPGA)丰富的逻辑资源及产生精确时序的能力,给出一种基于FPGA的SPI控制器的设计方法.可方便地对SPI flash进行读写、擦除等操作,从而能快速、准确地存储数据.在SPI控制器设计过程中使用Modelsim进行仿真验证,并用VHDL硬件描述语言进行编程,下载到FPGA开发板上进行测试,对SPI接口flash进行操作,证明了系统设计方法的正确性和可靠性,该方法对flash存储控制系统的设计具有普遍适用性,实现了对以FPGA为控制核心的系统数据长时间存储.     

带I2C接口的时钟IP核设计与优化

采用FPGA可编程逻辑器件和硬件描述语言Verilog实现了时钟IP核数据传输、调时和闹铃等功能设计.在此基础上,分析和讨论IP核功能仿真和优化的方法,并通过Modelsim仿真工具和Design Compile逻辑综合优化工具对设计进行仿真、综合和优化,证明了设计的可行性.     

基于HLS和PYNQ图像缩放的硬件加速器设计

针对CPU进行图像处理已经无法满足系统实时性需求这一情况,提出了一种基于HLS和PYNQ的图像处理硬件加速器设计。该设计利用了FPGA具有数据并行处理的优势,克服了FPGA不易开发、移植性较差的缺陷。首先选择图像缩放处理算法作为实验的测试对象;然后在ZYNQ平台上根据软硬件协同的特点分配不同的系统任务,通过HLS开发工具使用C++实现和优化图像处理算法,并转化成RTL文件,再打包成IP核输出;在Vivado2018.3上搭建硬件实验平台,通过Jupyter Lab对实验进行验证和分析。结果表明,缩放算法的处理速度由CPU端的1 110 ms缩减为FPGA端的213 ms,执行速度提升了5倍。     

基于FPGA的宏电路模块生成器

在简要介绍现代IC设计自动化方法的基础上,提出一个小型的适用于FPGA设计的辅助工具——自动宏生成器 该工具能够根据用户的需要快速生成一系列特定于某—FPGA结构的宏,而这些宏能够直接被用作为大型数字电路中的一部分,从而简化设计的难度并提高设计的速度、本文还将论及面向对象技术在EDA(Electronic Design Automation)工具开发中的应用.