用于物联网的可重构的祖冲之密码算法的硬件设计

针对应用在资源有限的物联网中的祖冲之(ZUC)256密码算法,本文介绍了一种资源优化的ZUC-256密码算法的硬件实现方案,设计了面向资源优化的循环型ZUC-256密码算法的硬件架构和基于块随机存取存储器(BRAM)的可重构S盒(S-box)单元,从而有效地降低了资源消耗。硬件方案在现场可编程逻辑门阵列(FPGA)上进行了硬件验证,结果表明本文资源优化的循环架构中的各个硬件开销相比已有的方案有明显的降低。     

面向分组密码处理的可重构分簇式架构模型及其任务映射技术研究

提出了一种基于Crossbar互连的可重构分簇式分组密码处理模型RCCPA和面向RCCPA的任务映射方法.所建立的任务就绪列表避免了任务划分的死锁问题,通过开发分组密码组间并行及组内流水特性,提高了RCCPA架构的单元利用率和密码处理性能.在RCCPA架构上使用自动化映射方法适配了AES/DES/IDEA等密码算法,结果表明,该模型与方法有效提高了分组密码算法的处理性能.     

基于配置信息动态压缩的可重构架构优化

提出了一种基于动态模式匹配的配置信息压缩方法及其硬件实现方案,通过去除配置信息中的冗余,提升了粗粒度可重构处理器的重构性能.基于SMIC 40 nm工艺,完成了所述优化方案的电路实现与验证,系统工作主频为500 MHz.针对雷达应用核心算子的实验结果表明,所提的可重构架构优化方法使雷达应用算子配置信息量缩减了60%以上,相比SIMD压缩方法高出近50%.此外,所提方法的解压缩时间仅需6 ns,其解压缩性能优于SIMD压缩方法和字典压缩方法.     

行并行可重构单元阵列流水映射性能评估

针对粗粒度单元阵列流水映射问题,设计了三种行流水结构阵列,并分析了其执行步骤,提出了一种基于行流水阵列通用的流水映射算法.该算法综合考虑混合多层迭代启动间距、块间流水通信成本、块配置成本等多个因素,一组测试基准程序实验结果表明了文中算法的合理性,与多目标优化映射算法相比,该算法消耗总时延平均节省了4.0%(可重构单元阵列RCA_(4×4))和4.3%(可重构单元阵列RCA_(8×8));与满射映射相比,该算法消耗总时延平均节省了52.1%(RCA_(4×4))和56.2%(RCA_(8×8)).     

一种面向雷达应用可重构系统中的数据缓存结构和管理机制

针对面向雷达应用可重构系统中数据访存冲突严重、访存效率低等问题,设计了一种片上层次化缓存结构,并提出基于多存储体的线性步长可变的数据管理机制,通过建立计算阵列与各个存储体之间可配置的逻辑映射关系,有效降低了多个计算阵列并行工作时产生的访存冲突,提高了计算阵列的数据吞吐率,从而提高了可重构系统的数据访存性能.结果表明,该方案在有效控制硬件开销的同时,极大地提升了可重构系统的数据访存性能,以256~64×210快速傅里叶变换为例,与经典并行缓存机制相比,可重构系统的数据访存性能提升了26.09%~54.60%.     

面向媒体处理可重构系统中数据缓存结构和缓存管理策略优化

研究并提出了一种基于二维访问机制的数据缓存结构(2D Cache)及其更新管理策略.该缓存结构可以在控制硬件存储开销的同时,有效提升可重构系统的数据访存效率.实验结果表明,仅需4 KB的数据缓存开销,可重构系统的访存性能提升了29.16%~35.65%,并且对于不同标准的媒体处理算法都能获得较好的优化效果,具有很好的适应性.芯片实测结果表明,采用所述数据缓存设计方案的可重构系统可以在200 MHz下满足1080p@30fps的实时解码需求,与国际同类架构相比,性能提高了1.8倍以上.     

基于FPGA的动态部分可重构高性能计算实现

针对大规模集群系统中的加速计算阵列或工作组内加速计算节点资源共享模式,提出了一个通用处理节点通过网络互联动态部分可重构计算节点的高性能计算体系架构,设计实现了一种基于FPGA的动态部分可重构计算节点,该动态部分可重构计算节点具备动态部分重构能力,可以根据应用需求动态加载不同的计算功能单元.基于Avnet的Virtex-4开发板,实现了基本硬件结构和动态部分可重构计算节点硬件原型,在此基础上生成全局配置数据文件及计算功能单元对应的部分配置数据文件,实现了动态部分可重构计算节点上的软件系统及远程访问接口库.实验结果表明,该设计以较小的资源实现了较多的功能,动态部分可重构计算节点可以很好的完成计算任务,并能有效地提高系统性能.     

高性能可重构指令集架构模拟技术

应用可重构技术能大大降低指令集架构模拟器的再开发开销,为了在维持可重构性的同时提高模拟器性能,提出一种模拟技术。该技术使用C语言格式的架构描述语言对目标架构进行描述,可兼容多种指令集的模拟。针对模拟过程的瓶颈提出由ADL描述生成基于指令集编码格式信息的译码自动机的算法,实现了快速译码模拟。运用本技术构建了M IPS 4KC的模拟器并用性能评估的程序进行模拟。结果表明:该算法能提高模拟速度约110%~150%,与同类技术相比具有模拟性能高、额外开销小且易于应用的特点。     

适用于媒体处理的可重构处理器

采用阵列处理器的设计方法,提出了一种基于单指令多数据技术的可重构处理器.通过在ReMAP原型芯片实现二维离散余弦变换算法,重新设计乘法累加器、增加局部数据寄存器、增加处理单元间共享寄存器和分层次传输处理单元内数据,提出优化的ReMAP架构,并在现场可编程门阵列上完成功能验证.在Re-MAP架构上实现二维离散余弦变换以及绝对误差和的结果表明,优化的ReMAP架构支持多个算术逻辑单元,充分利用媒体算法的内在并行性,获得了较高的性能加速比.ReMAP架构的可扩展性可进一步提高性能加速比,满足媒体处理的应用.     

一种改进的概率密码方案的构建与分析

概率公钥密码体制能有效解决确定型公钥密码体制存在的敌手采用选择明文攻击安全性问题;RSA公钥密码体制在应用于长消息数据的加密时,存在着加解密计算效率较低,时间开销大的问题。通过分析2种密码算法的基础,本文提出了一种概率密码方案,该方案在加密与解密时大大减少了计算时间的开销,又能抵御选择明文攻击,特别适合于长消息数据的加密与解密。     

可进化可重构图像滤波器的设计

设计了一种新型的可重构、可进化图像滤波器.可重构电路采用了一种全新的可配置电路网络结构.该结构将功能运算单元以Benes拓扑结构互联,取代现有的MUX加功能运算单元的结构,使其具有更多条输出路径,更多运算单元参与到了进化中以提高进化效率.在运算单元设计方面,利用FPGA中特有的丰富LUT逻辑资源优势,设计了一种仅通过LUT配置码来控制其功能的P运算单元,节约资源且扩充了运算单元可执行的功能选项.借助于模拟退火遗传算法,通过对可重构电路配置码(基因)的不断改进和优化,该滤波器可以很好地滤除图像中的高斯噪声和椒盐噪声.实验结果表明:经过100万代进化,对于高斯噪声,噪声图像的平均每像素误差Mdpp=32.11,滤波后Mdpp=16.74,滤波质量优于一般高斯滤波器和现有的MUX加功能运算单元的可进化滤波器;对于椒盐噪声,噪声图像Mdpp=6.22,滤波后Mdpp=3.44,有效滤除了噪声.     

适用于可重构网络安全处理器的链式多通道分组DMA

为了提高可重构网络安全处理器中CPU、密码模块和网卡等各功能部件之间的数据传输效率，提出了一种链式多通道分组直接存储器存取(direct memory access, DMA)传输方式，设计了链式多通道分组DMA的硬件架构，使用65 nm CMOS工艺标准单元库对链式多通道分组DMA进行了ASIC实现并搭建了仿真验证平台，结果表明使用链式多通道DMA的可重构网络安全处理器内部通信性能明显提升.     

基于位置信息的MANET按需QoS路由算法

针对移动自组织网络QoS路由开销大的问题,研究了一个基于位置信息的路由消息转发方法,该方法可降低路由开销并提高路由成功率.在此基础上提出了一种路径优化的基于位置信息的QoS路由算法ODLAQR.不同于利用位置信息的路由算法,ODLAQR算法将路由消息转发域进一步分为Green区和Yellow区两个不同的区域,处在不同区域的节点采用不同的路由消息转发策略,最终根据费用选择最优路径传输数据分组.ns2仿真结果表明,和一些QoS路由算法相比,ODLAQR算法能够以较小的路由开销取得较高的路由成功率.     

分组密码算法矩阵乘法运算的设计原理

通过分析分组密码算法中矩阵乘法运算的设计原理和特点, 结合逻辑电路结构特征, 提出一种可重构矩阵乘法硬件架构的设计原理及方法. 电路模拟结果显示, 按此原理设计的运算电路在保持运算电路高效性的同时, 提高了硬件电路的灵活性.     

一种用于可重构计算系统的软硬件划分算法

在编译过程中,为了对运行于可重构计算系统上的应用程序自动地进行软硬件划分,提出一种基于模拟退火和链式调度的划分算法,该算法将程序的划分和调度结合起来,采用软硬件协同工作的方式,利用系统中微处理器核与可重构硬件之间的并行性加速程序的执行,同时在调度过程中,通过配置预取减少系统的重构开销.实验结果表明,相对于现有软硬件自动划分方法,该算法可以平均减少25%左右的程序执行时间.     

基于梯度信息的ZigBee网络PAN间混合路由算法

针对现有ZigBee网络多PAN路由算法在路由构建过程中通信开销和传输时延较大,以及不相邻PAN的节点间无法建路的问题,提出一种基于梯度信息的低开销混合路由(GLHR)算法.通过网关的梯度定向扩散操作,构建PAN内节点至网关的梯度层次,并借助梯度信息限制路由发现中控制分组的路径,缩减控制分组转发次数.利用先验式和按需式的混合路由策略传输数据分组,降低通信开销、减少分组时延.仿真结果表明:与现有的典型算法IP-AODV相比,GLHR算法在数据分组平均端到端的时延、网络开销、分组传送成功率等方面的性能得到整体提升.     

对称密码中有限域乘法运算的可重构设计

有限域X乘法运算是对称密码算法中的基本运算和重要模块,因操作复杂且计算时间长,其实现性能在很大程度上制约着对称密码算法的运算速度。结合对称密码算法中的有限域X乘法操作特征,设计了面向RISC体系结构和VLIW体系结构的X乘法可重构单元架构,提出了对应的有限域X乘法专用指令及其扩展指令,同时进行了功能验证和性能评估。结果表明,有限域X乘法可重构架构及其专用指令,在保证较好灵活性的同时提供了较高的执行效率,具有较高的实用价值。     

基于DSM的可重构多DSP并行处理架构

提出一种基于DSM的可在线重构多DSP并行处理架构,采用基于自定义内部总线的信息传递服务,在分布式物理内存上实现了统一编址的共享内存模型,减小了DSP之间的数据传递开销;设计基于VME总线的在线重构来实现针对消息传递服务的重定义,增强了并行计算架构的通用性.实验表明,采用此DSM能减小了并行DSP对共享数据同步访问开销,满足多轴精密同步运动控制系统需求.     

基于FPGA可重构的通用密码算法平台设计

针对数据加密和安全通信的大量应用,提出了基于FPGA可重构的通用密码算法平台设计方案,通过设计可重构基本算法单元,实现对多种常用密码算法可重构设计.重点研究了可重构密码算法平台的设计方法、实现过程以及组成结构.应用AES、RSA等典型密码算法进行测试,结果表明可重构密码算法具有较强通用性,综合资源利用率可提升大约27％.     

基于iRAM的抗物理内存泄露攻击密码算法轻量化实现

提出一种基于iRAM的轻量安全密码算法实现方案,可以在不影响系统中需要iRAM辅助的正常功能情况下,实现多个密码算法的并发执行。该方案将密码算法实现中的敏感数据限制在单个可加载段中,同时分离该段中的非敏感数据,并通过修改可信应用的加载方式、仅将包含敏感数据的段分配到iRAM空间等方法,尽量减少密码运算对iRAM的占用。在真实设备上实现国内外具有代表性的一系列密码算法,实验结果表明,所有算法的性能开销均小于4.3%,iRAM使用量皆少于4.5 KB,比现有方案节省78%以上,能够支持方案在所有主流平台上部署。